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我正在使用spartan6-150和ISE13.3。在地图报告文件（.mrp）中，有一个关于“切片寄存器数量”部分中“用作AND / OR逻辑的数字”的项目。 我想知道寄存器如何用作AND / OR逻辑。 Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 hi, I'm using spartan6-150 with ISE13.3.In map report file(.mrp) there is a item about "Number used as AND/OR logics" in Number of Slice Registers section. I wonder how registers can be used as AND/OR logics. Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ 
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7个回答
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请查看Spartan-6 FPGA可配置逻辑块用户指南。
http://www.xilinx.com/support/documentation/user_guides/ug384.pdf “使用锁存功能作为逻辑”部分。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Please have a look at Spartan-6 FPGA Configurable Logic Block User Guide. http://www.xilinx.com/support/documentation/user_guides/ug384.pdf Section "Using the Latch Function as Logic". ------------------------------------------------------------------------- Don't forget to reply, kudo, and accept as solution. -------------------------------------------------------------------------View solution in original post |
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请查看Spartan-6 FPGA可配置逻辑块用户指南。
http://www.xilinx.com/support/documentation/user_guides/ug384.pdf “使用锁存功能作为逻辑”部分。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 Please have a look at Spartan-6 FPGA Configurable Logic Block User Guide. http://www.xilinx.com/support/documentation/user_guides/ug384.pdf Section "Using the Latch Function as Logic". ------------------------------------------------------------------------- Don't forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
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片中的LUT站点可用于实现简单的LUT，LUT RAM或移位寄存器。
寄存器站点可用于实现触发器或锁存器。 Latch可以用作逻辑“AND / OR”，它们是原型。 AND2B1L和OR2L双输入门保存LUT资源并初始化为a 上电和GSR断言的已知状态。 使用这些原语可以减少逻辑 通过交换逻辑寄存器/锁存器资源来提高和提高器件的逻辑密度。 但是，由于时钟和时钟使能输入所需的静态输入，请指定 一个或多个AND2B1L或OR2L原语可能导致寄存器打包和密度问题 不允许使用其余寄存器和锁存器的片。 检查切片内容和连接选项的最佳方法是在FPGA编辑器中打开逻辑块编辑器。 为此，请在设计中选择任何SLICEM组件，然后单击编辑器右侧的editblock按钮。 以上来自于谷歌翻译 以下为原文 The LUT site in a slice can be used to implement a simple LUT, LUT RAM or a Shift Register. The register site can be used to implement either a Flip Flop or a Latch. Latch can be used as logic "AND/OR" and they are primitives for this. AND2B1L and OR2L two-input gates save LUT resources and are initialized to a known state on power-up and on GSR assertion. Using these primitives can reduce logic levels and increase logic density of the device by trading register/latch resources for logic. However, due to the static inputs required on the clock and clock enable inputs, specifying one or more AND2B1L or OR2L primitives can cause register packing and density issues in a slice disallowing the use of the remaining registers and latches. The best way to examine the slice contents and the connectivity options is to open the Logic Block Editor inside FPGA Editor. To do this, select any SLICEM component in your design and hit the editblock button on the right side of the editor. |
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非常感谢你们！
Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 Thank you both very much! Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ |
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谢谢你的重播。
我有另一个问题。我不想在我的设计中使用锁存器。在地图报告中有3个锁存器。如何在我的设计中找到锁存器。我尝试使用平头，但我还没有找到锁存器。 谢谢。 Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 Thank you for your replay. I have another question.I do not want latches in my design.In the map report there're 3 latches in it.How can I locate the latches in my design.I try to use planahead,but I have not found the latches. Thanks. Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ |
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你好，
打开合成设计或实现设计，然后转到EDIT - > FIND，你几乎就在那里。 请参考截图 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- 以上来自于谷歌翻译 以下为原文 Hello, Open synthesized design or implemneted design and go to EDIT --> FIND and you are almost there. Please refer a screenshot -Pratham ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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嗨，Pratham的
谢谢！ Michael ------------------------------------------感谢上帝，我遇到了FPGA .------------------------------------------ 以上来自于谷歌翻译 以下为原文 hi,pratham thank you! Michael ------------------------------------------ Thanks for god,I meet FPGA. ------------------------------------------ |
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只有小组成员才能发言，加入小组>>
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