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亲爱的社区,
背景: 在我们上一个光学项目中,我们有4个差分通道进入FPGA。 IO原语IBUFDS将这4个差分通道转换为4个单端通道,其他模块执行高速采样算法。这4个来自光学元件,因此必须注意4个之间的布线延迟。 在上一个项目中,如果路由在FPGA内部进行,则很难平衡4中的所有延迟。 每次更改HDL源代码时,ISE / PlanAhead 14.3中每个生成的比特流的路由都不同。 由于这个困难,4条线从IBUFDS到FPGA外部。 延迟的平衡由PCB上的电缆长度控制,然后返回到FPGA。 题: 对于我们的下一个项目,我们使用Vivado 2016.1。 是否有可能将这4条线完全平衡在FPGA内部?如果可能,如何? 是否可以在VHDL源代码中添加缓冲区以平衡4条线路上的延迟,添加约束以防止这些缓冲区被合成工具删除? 是否可以在Netlists中添加缓冲区? 其他可能性? 我们期待着您的反馈。 非常感谢! 以上来自于谷歌翻译 以下为原文 Dear community, Background: In our last optical project, we have 4 differential channels going into FPGA. IO primitive IBUFDS converts these 4 differential channels into 4 single-ended channels, followed by the other module performing high speed sampling algorithm These 4 come from optical component, so the wiring delay among the 4 must be taken care. In the last project, it wasn't easy to balance all the delays among the 4, if the routing goes internally inside FPGA. Every time when the HDL source code was changed, the routing of each generated bitstream is different in ISE/PlanAhead 14.3. Because of this difficulty, the 4 wires goes from the IBUFDS to outside of FPGA. The balance of the delays was controlled by the length of cables on PCB, and then comes back into FPGA. Question:For our next project, we use Vivado 2016.1. Is it possible to route these 4 wires balanced entirely inside FPGA? If possible, how?
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3个回答
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Hi@chenji.tu,
您可以在RTL中添加缓冲区。 请浏览以下链接的第43页和第50页: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_1/ug901-vivado-synthesis.pdf 谢谢,Arpan 谢谢,Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi @chenji.tu, You can add buffers in RTL. Please go through page-43 and page-50 of following link: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_1/ug901-vivado-synthesis.pdf Thanks, Arpan Thanks, Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ----------------------------------------------------------------------------------------------View solution in original post |
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Hi@chenji.tu,
您可以在RTL中添加缓冲区。 请浏览以下链接的第43页和第50页: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_1/ug901-vivado-synthesis.pdf 谢谢,Arpan 谢谢,Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hi @chenji.tu, You can add buffers in RTL. Please go through page-43 and page-50 of following link: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_1/ug901-vivado-synthesis.pdf Thanks, Arpan Thanks, Arpan ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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是的,您可以为延迟组件添加缓冲区或idelay。
使用DONT_TOUCH以避免修剪或合并。 您还可以通过tcl命令修改网表。 问候 Sikta 以上来自于谷歌翻译 以下为原文 Yes you can add buffers or idelays for the delay components. Use DONT_TOUCH to avoid trimming or merging. You could also modify the netlists through tcl commands. Regards Sikta |
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只有小组成员才能发言,加入小组>>
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