完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
嗨,
我正在尝试构建一个时钟树,它是: BUFR(÷1) - > clka1(给银行16) CLKAp BUFR(÷2) - > clka2(给银行16) - > BUFDS - > clkds - > BUFG - > clkg - > BUFMR - > clkmr - > BUFR(÷1) - > clkb1(给饲料库15) CLKAn BUFR(÷2) - > clkb2(馈给银行15) 根据文件: 和: 我对所有缓冲区使用了LOC约束,试图在一个时钟区域中为一个存储区保留2个BUFR,为另一个存储区保留其他2个BUFR,并将BUFMR放在前2个BUFR所在的位置。 BUFG位于设备的上半部分。 set_property LOC BUFR_X0Y17 [get_cells clka1_bufr] set_property LOC BUFR_X0Y16 [get_cells clka2_bufr] set_property LOC BUFR_X0Y13 [get_cells clkb1_bufr] set_property LOC BUFR_X0Y12 [get_cells clkb2_bufr] set_property LOC BUFMRCE_X0Y9 [get_cells bufmr_inst] set_property LOC BUFGCTRL_X0Y31 [get_cells bufg_inst](最近添加的,还是建立) 它部分路由的网络对应于BUFMR的输出,即4个BUFR的输入(如上所述的clkmr)。 在任何人提到BUFR + BUFIO的结构之前,这里的问题是我正在修复一个在这两个时钟之间有延迟的系统(clk a和clk b),我试图用4个BUFR来同时清除它们 使用状态机,强制时钟同步。 我怎样才能正确路线? 我有另一个疑问,就是找到一种方法来解决CLOCK DEDICATED ROUTE FALSE。 如果这是一个不好的位置,什么应该是一个很好的解决方案? 我从来没有找到适合的解决方案。 使用位于CLKAp和CLKAn器件同一半的BUFG应该这样做吗? 有帮助吗? 问候 蒂莫泰奥 |
|
相关推荐
1个回答
|
|
@ timoteo.gb,
你在使用Vivado吗? 如果是,您可以共享post opt dcp文件来调试问题。 问候,赛义德 -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1177浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 22:33 , Processed in 1.213726 second(s), Total 46, Slave 40 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号