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从在MMCME2_ADV原语和thanx到DRP寄存器上链接的MMCM_DRP verilog组件(XAPP888),
我能够动态重新配置输出时钟Frequency.ClkRegX位图DRP寄存器允许更改输出频率(HIGH tiME& LOW TIME字段),但只能改变整数值。 真正的价值重新配置怎么样? 如果我从Xilinx时钟向导(clk_wiz_v3_6)生成时钟分频器,它会使用以下泛型/参数实现MMCME2_ADV: CASE_A>输入时钟:250 MHz /输出时钟:CLK_OUT1 = 100 MHz .DIVCLK_DIVIDE(1).CLKFBOUT_MULT_F(4.000).CLKOUT0_DIVIDE_F(10.000).CLKIN1_PERIOD(4.000)CASE_B>输入时钟:250 MHz /输出时钟:CLK_OUT1 = 127 MHz .DIVCLK_DIVIDE(10).CLKFBOUT_MULT_F(47.625).CLKOUT0_DIVIDE_F(9.375).CLKIN1_PERIOD(4.000) 我们如何在CLKFBOUT_MULT_F和CLKOUT0_DIVIDE_F字段中使用实际值动态更改MMCME2_ADV配置? 我期望用实际值改变配置,以减少输出时钟的频率步长(期望10 KHz) 目标:Virtex 7(xc7vx690t-ffg1761-1)工具:ISE 14.3(lin64)& ISIM /的ModelSim 问候, 杰罗姆 |
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2个回答
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来自Xapp888的字“初始配置或重新配置期间不允许小数分频(CLKFBOUT和CLKOUT0)和精细相移”因此动态重配置不支持小数除法。
-------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- |
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谢谢很多回复。
因此,对于动态重配置(即时),时钟输出频率可以在范围内“控制” F(out)= F(in)x M /(D x O) M = [1-64]& DxO = [1-64] orM = [1-64]& DxO = [1-4096] ifMMCM Counter Cascading |
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只有小组成员才能发言,加入小组>>
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