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我只需要有人来证实我的怀疑：
在我看来，如果我想在配置后访问我的SPI配置闪存，我需要使用STARTUPE2块来通过USRCCLKO引脚访问CCLK。 但Virtex-5 STARTUP上没有SPI DIN。 所以，我假设配置后其他三个SPI引脚（FCS_B，MOSI和DIN）都是通用引脚。 这是真的？ 另外，我似乎找不到关于STARTUPE2元素或如何使用它的大量文档。 有些信号是不言而喻的，但什么是“用户启动时钟”，CLK？ 在库指南中，实例化模板显示映射CFGCLK => CFGCLK; 不是输出到CCLK的输出，还是那个别的东西？ 什么是CFGMCLK？ 基本上，STARTUPE2的文档在哪里？ 谢谢， 巴里 
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4个回答
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嗨巴里，
1）是的所有这三个引脚FCS_B，MOSI和DIN都是配置后的多功能引脚。 您可以从UG470的表2-4中找到更多信息。 2）有关您怀疑的所有术语的含义，请参阅UG360 - virtex 6配置用户指南。 STARTUP_VIRTEX6具有相同的实例，您可以从本用户指南-http：//www.xilinx.com/support/documentation/user_guides/ug360.pdf中按照这些引脚的定义进行操作。 然而，CFGCLK是配置逻辑主时钟输出。 这是结构的输入。 时钟输入是由-g configrate驱动的时钟输入。 因此CFGCLK可以使用bitgen选项进行配置。 CFGMCLK配置内部振荡器时钟输出。 该引脚是FPGA架构的输出。 该引脚输出一个典型的50 MHz频率的时钟信号，该信号源自FPGA的内部环形振荡器。 因此，它固定为50MHz，无法更改。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 在原帖中查看解决方案 |
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嗨巴里，
1）是的所有这三个引脚FCS_B，MOSI和DIN都是配置后的多功能引脚。 您可以从UG470的表2-4中找到更多信息。 2）有关您怀疑的所有术语的含义，请参阅UG360 - virtex 6配置用户指南。 STARTUP_VIRTEX6具有相同的实例，您可以从本用户指南-http：//www.xilinx.com/support/documentation/user_guides/ug360.pdf中按照这些引脚的定义进行操作。 然而，CFGCLK是配置逻辑主时钟输出。 这是结构的输入。 时钟输入是由-g configrate驱动的时钟输入。 因此CFGCLK可以使用bitgen选项进行配置。 CFGMCLK配置内部振荡器时钟输出。 该引脚是FPGA架构的输出。 该引脚输出一个典型的50 MHz频率的时钟信号，该信号源自FPGA的内部环形振荡器。 因此，它固定为50MHz，无法更改。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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请查看以下链接以查找相关信息
http://www.xilinx.com/support/answers/52626.htm http://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf http://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_4/ug906-vivado-design-analysis.pdf _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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谢谢，Anirudh
由于有大量的文档可供使用，如果有一些与7系列设备相关的文档提供了Virtex-6文档中包含的信息，那将是一个很大的帮助。 对于一个贫穷，无知的用户（我）来说，没有办法知道Virtex-6信息也适用于7。 巴里 |
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