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您好，我有一个关于BPI内存的一般问题。
通过使用旁路配置，BPI存储器将由jtag和生成的逻辑写入。 但是，如果我启动ML605板并将开关更改为从BPI内存启动。 在用户指南中，有以下注释： “在主配置模式下，CCLK引脚是Virtex-6 FPGA内部的时钟源 配置逻辑。 Virtex-6 FPGA CCLK输出引脚必须没有反射，以避免对内部配置逻辑进行双重计时。“ 另外在ug360中提及： “对于主模式，FPGA在上升沿之后驱动CCLK达tiCCK时间 INIT_B“。 因此，FPGA似乎只生成CCLK，用于对来自BPI存储器的数据进行内部采样。 但是这个时钟是如何由哪个源时钟产生的？ 最后，如果我看一下图片：http：//www.xilinx.com/products/design_resources/config_sol/v6/config_v6.htm 看起来FPGA得到了时钟？！ 所以它有点令人困惑。 但是FPGA如何产生这个时钟？ 但谁在这个案件中驾驶CCLK？ 感谢帮助。 
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5个回答
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在没有检查V6数据表的情况下，我不相信您的GCLK输入会对CCLK频率或生成产生任何影响（Spartan 6可以配置外部USERCLK，但不必担心）。
我很确定CCLK有一个内部振荡器。它的频率可通过bitgen选项控制（到某些程度），默认为2 MHz。 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 在原帖中查看解决方案 |
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UG360还指出CCLK方向为主BPI-Up的OUT（表2-1）。
我相信对于所有主模式都是如此（实际上，UG360在“主模式”段落，第18页中以不同的方式说明了这一点）。 UG360进一步指出，对于BPI，CCLK不直接连接到Flash，而是在内部用于数据捕获（第52页，在表2-8下），所以我不确定我是否理解您在此处参考配置的图表，或者 ！ 在任何情况下，我相信对于主模式，CCLK由FPGA内部生成（某些振荡器或其他 - 它被指出不是非常准确）。 希望这可以帮助， 问候， 霍华德 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 |
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您好，谢谢快速回复。
图中的是，描绘了驱动CCLK的系统时钟。 如果有一个振荡器是在FPGA里面吗？ 我将使用外部25 MHz时钟为FPGA（V6 130t）供电，因此FPGA从任何提供给全局时钟引脚的源时钟获取内部时钟，还是从任何其他源独立生成时钟？ |
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在没有检查V6数据表的情况下，我不相信您的GCLK输入会对CCLK频率或生成产生任何影响（Spartan 6可以配置外部USERCLK，但不必担心）。
我很确定CCLK有一个内部振荡器。它的频率可通过bitgen选项控制（到某些程度），默认为2 MHz。 ----------“我们必须学会做的事情，我们从实践中学习。” - 亚里士多德 |
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