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电子发烧友论坛
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大家好，
在我的设计中，使用了Virtex7 690t 1927封装FPGA。 Mster SPI模式用于配置。 （AE34引脚）CCLK连接到SPI闪存的CLK输入。 在Vivado14.1中添加了SPI内核控制器，我给了CCLK（AE34）的SPI sck。 在生成位文件时，它会发出严重警告 “命令失败'AE34'不是有效的网站或包裹名称” 并在比特流中给出DRC错误。 我们不能用这种方式使用CCLK引脚吗？ 谢谢， 维诺德库马尔 
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7个回答
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在配置之后，您需要添加一个STARTUPE2块以在您自己的逻辑中使用CCLK引脚。
这是我的一个设计中的Verilog示例： STARTUPE2＃（。PROG_USR（“FALSE”）,. SIM_CCLK_FREQ（10.0））STARTUPE2_inst（。CFGCLK（）,. CFGMCLK（）,. EOS（）,. PTREQ（）,. CLK（1'b0）,. GSR（ 1'b0）,. GTS（1'b0）,. KEYCLEARB（1'b0）,. OPACK（1'b0）,. USRCCLKO（spi_clk），//忽略配置后的前三个周期，参见AR＃52626 .USRCCLKTS （1'b0），// 0以启用CCLK输出.USRDONEO（1'b1），//如果三态为高则无关紧要，但如果低位则产生警告.USRDONETS（1'b1）// 1 三态DONE输出）; - Gabor 在原帖中查看解决方案 |
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在配置之后，您需要添加一个STARTUPE2块以在您自己的逻辑中使用CCLK引脚。
这是我的一个设计中的Verilog示例： STARTUPE2＃（。PROG_USR（“FALSE”）,. SIM_CCLK_FREQ（10.0））STARTUPE2_inst（。CFGCLK（）,. CFGMCLK（）,. EOS（）,. PTREQ（）,. CLK（1'b0）,. GSR（ 1'b0）,. GTS（1'b0）,. KEYCLEARB（1'b0）,. OPACK（1'b0）,. USRCCLKO（spi_clk），//忽略配置后的前三个周期，参见AR＃52626 .USRCCLKTS （1'b0），// 0以启用CCLK输出.USRDONEO（1'b1），//如果三态为高则无关紧要，但如果低位则产生警告.USRDONETS（1'b1）// 1 三态DONE输出）; - Gabor |
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嗨，
不，您不能将CCLK引脚分配给任何用户信号。 控制CCLK引脚的唯一方法是所讨论的STARTUP原语。 即使在这种情况下，您只需将Fabric的时钟提供给USRCLK0引脚，该引脚内部驱动CCLK引脚。 检查配置用户指南并搜索STARTUP_SPARTAN6以便更好地理解。 您可以查看S-6的图书馆指南以获取更多信息。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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HiAm在我的设计中使用AXI QAUD SPI IP内核。
我在其中启用了STARTUPE2原语。 该核心提供CFGCLK。 CFGMCLK，EOS，PREQ。 我试图将CFGCLK连接到CCLK引脚，该工具再次抛出相同的错误。是不是可以（或允许）以这种方式连接？我应该用这个引脚做什么？谢谢，Vinod |
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您不应将任何内容直接连接到设计中的CCLK引脚。
STARTUPE2原语已经硬连线到这个引脚，所以你只需要将你的SPI时钟从内核连接到STARTUPE2，或者如果你已经内置了STARTUPE2的内核，那么你就不需要做任何事情了。 基本上，STARTUPE2模块的CCLK输入可以被视为顶级CCLK引脚，用于您的设计。 您不需要使用核心的CFGCLK，CFGMCLK，EOS或PREQ输出。 如果您查看我发布的Verilog，它们没有连接，因为它们与SPI所需的CCLK引脚无关。 - Gabor |
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谢谢Gabor
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这对合成来说非常好。
您如何通过仿真检查闪存SPI访问的正确性？ 我曾经为Spartan-6运行一个很好的模拟，还有一个来自Micron测试Flash擦除，页面写入和回读的Verilog仿真模型。 我现在已经更新到7系列了，我会不会这样做？ 请注意，我仍然没有HW通过反复试验来测试它（并且，不，这不是我想去的方式......）。 如果有解决方案，可以在此处发布（或引用它）吗？ 谢谢。 |
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只有小组成员才能发言，加入小组>>
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