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如何尝试验证运行在375MHz的xc7vx485tffg1761-2上的Divider性能

问答对人有帮助，内容完整，我也想知道答案 0 我正在尝试验证运行在375MHz的xc7vx485tffg1761-2上的Divider Generator v5.1的性能。下面链接中的表格不包括此部分，或任何-2速度等级部分...... https://www.xilinx.com/support/documentation/ip_documentation/ru/div-gen.html 对于被除数，除数，余数类型和小数宽度，我们有一些不同的配置。到目前为止，我的理解是行为模拟甚至后实现模拟将显示ip正常运行，如果你的设计满足时序，但你必须在硬件上运行它，以确定ip是否会以高速运行或者，如果您可以在ip数据表中找到定义最大速度的位置，那么这将是您可以运行ip的最大速度，并且模拟不会显示错误，但硬件可能会。那是对的吗？谢谢，史蒂夫（我试着在IP论坛上发帖，但那里没有新的留言按钮） Steven R. Stadler PESenior电气工程师TSI Incorporated。 0
2020-5-25 13:38:47　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报王莉相关推荐 • 如何从FPGA提供外部差分时钟？ 3555 • 使用ise14.6 forVirtex7xc7vx690t-ffg1761设计它与消息映射失败的原因？ 1098 • 即使virtex 7中没有时序错误，设计仍未按预期工作 1337 • 如何计算vivado 15.2中的输入延迟？ 1872 • FPGA XC7VX690T-2FFG1761C的主要功能和应用 1809 • VC707 SCH与发布的布局不完全同步的原因？ 1038 • 位文件转储后合成设计更改 851 • 哪个引脚号是全局复位？ 1100 • 请问如何选择不同银行的MRCC作为MIG的系统时钟？ 1451 • 如何评估Virtex-7演示板的性能 1499 2个回答

答案对人有帮助，有参考价值 0 S，任何设计，任何部件，如果适当约束，合成，放置和布线，如果没有定时误差（所有松弛值均为正），则保证满足定时（即“工作”）。也就是说，任何设计，任何部分，无论使用哪个IP块，都可以独立存在（或下降）。包含其他IP，您自己的设计，都会影响可实现的性能。获得保证的唯一方法是通过该工具运行整个设计以成功完成。所以，是的，无论文档中出现什么，性能（和无错误操作）都取决于整个设计的完全成功实现。 Austin Lesea主要工程师Xilinx San Jose

2020-5-25 13:47:19 评论举报潘晶燕

答案对人有帮助，有参考价值 0 谢谢！！因此，如果数据表中的信息显示IP可能无法全速运行，那么在您自己的设计中，您实例化IP，然后检查时序错误并在需要时添加必要的管道衬里，其中信息在数据表中为您提供了一个使用此IP可能会或可能不会满足时序的抬头，因此，请更好地检查它...但最后，时序报告会告诉您需要了解的内容。得到它了！！ Steven R. Stadler PESenior电气工程师TSI Incorporated。

2020-5-25 13:56:54 评论举报袁飞