完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
亲爱的大家，
工具：Vivado 15.2 目标：xc7vx485tffg1761-2 在我的项目中，我需要捕获来自ADC的DDR数据。 所以我为此编写了一个代码，在合成设计中它推断出了IDDR。 这段代码工作正常。 在同一个项目中，我在另一个不会影响ADC数据采集模块的模块中进行了一些更改。 现在它感染了FDCE而不是IDDR。 我想知道因为我使用相同的代码，但推断不同的组件。 实际问题是在合成之后，当我打开合成设计时，所有FDCE端口都正确连接。 但是在将代码转储到目标之后，我得到的输出是错误的。 但是，如果我第二次转储，我没有得到输出，但只有数据捕获模块的零。 那次我检查了合成设计。 现在，FDCE的CE端口根本没有连接。 并推断出IDDR，但端口未连接。 为什么这种奇怪的行为.............？ 谢谢， Musthafa V. 
0
|
|
相关推荐
2个回答
|
|
|
首先，如果您正在编写输入DDR信号的代码，那么该工具应该推断出IDDR。
我想FDCE不会做IDDR的工作。 请反复核对IDDR是否被裁掉。 检查与DDR相关的信号，检查每个信号是否正确连接。还说“那时我检查了合成设计。现在，FDCE的CE端口根本没有连接。”如果合成器有什么不同 在转储之前和转储位文件之后检查设计？还运行模拟并检查行为，然后将其转储到HW上。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
|
|
|
|
|
@musthafavakeri
确保您没有在这些信号上使用DONT_TOUCH属性。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2361 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2414 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
730浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
845
评论
淘帖
389
