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大家好，
工具：Vivado 15.2 设备：xc7vx485tffg1761-2 我对vivado中的input_delay（计算trco和tfco）约束有些怀疑。 我的主板包含一个FPGA和四个ADC。 我想从ADC中捕获数据。 ADC提供并行ddr数据和时钟。 FPGA内部时钟的路径如下： 输入端口 - > BUFG - > mux - > clock_wizard - > IDDR。 我已经浏览了一些与input_delay相关的线程。 我还有一些疑问。 1）是在FPGA内部还是外部计算的 2）如果在里面如何计算trco和tfco 3）如果它在外面我将获得这些值 我对此并不了解。 所以请澄清我的疑虑。 感谢致敬， Musthafa 
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2个回答
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这里有几件事......
首先，我花了一些时间来弄清楚你用trco / tcfo指的是什么。 这些参数来自XDC的语言模板 - >时序约束 - >输入延迟约束 - >系统同步 - >双倍数据速率。 这不是系统的正确模板 - ADC是源同步，而不是系统同步。 其次，您没有告诉我们您运行的频率，但这种时钟结构对于捕获高速数据效率非常低。 你没有告诉我们你正在使用什么“多路复用器”（一个BUFGMUX或一个结构MUX），你没有告诉我们你的“clock_wizard”模块做了什么（它可以做很多事情，具体取决于它是如何创建的） ，但是在这个时钟路径中有太多的东西 - 在你的接口上产生的设置和保持时间要求可能太大而无法捕获任何合理的速度ADC数据。 最后，trco / tcfo（实际上将由dv_bre / are / bfe / afe或skew_bre / are / bfe / afe替换）是插入所讨论的ADC的时序特性的地方。 所有器件（包括ADC）在其数据手册中提供了一些时序信息，用于指定ADC输出端的时钟/数据关系。 这些是确定FPGA可用时间的必要条件 - 这就是这些参数的用途。 Avrum |
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谢谢你们。
由于ADC是源同步，我使用parametersdv_bre / are / bfe / afe。 谢谢Avrum。 您还说这种时钟结构对于捕获高速数据非常低效。 所以，请你建议我有效率 办法。 谢谢 Musthafa V. |
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