完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，大家好，
我正在研究Vivado 2014.4，Xilinx KC705。 我需要通过Microblaze读取存储在BRAM（coe文件）中的数据进行计算。 我是微博阅读部分的新手。 有人可以建议我如何阅读存储在BRAM中的数据吗？ 项目设置：使用AXI BRAM控制器和AXI互连将BRAM连接到Microblaze。 先谢谢你们， 专一 
0
|
|
相关推荐
6个回答
|
|
|
您可以编写自定义IP来访问此信息并在SDK中进行一些处理
https://forums.xilinx.com/t5/Embedded-Processor-System-Design/Access-BRAM-used-in-custom-IP-from-microblaze/td-p/147946 问候 Sikta 在原帖中查看解决方案 |
|
|
|
|
|
检查此链接
http://esca.korea.ac.kr/teaching/com509_CS/zynq/zedboard_xup/Vivado-based/ES-Design-Vivado-13.3/doc_source/lab3.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
您可以编写自定义IP来访问此信息并在SDK中进行一些处理
https://forums.xilinx.com/t5/Embedded-Processor-System-Design/Access-BRAM-used-in-custom-IP-from-microblaze/td-p/147946 问候 Sikta |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2415 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2458 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1081浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
579浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
440浏览 1评论
2000浏览 0评论
723浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3195
评论
淘帖
2009
