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电子发烧友论坛
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大家好
我是FPGA世界的新手，我试图在Zynq-7000 AP SoC XC7Z020-CLG484上实现一些简单的工具 实际上我只使用PL实现了一个简单的计数器（因此没有PS被配置/初始化），每隔1秒（100 Mhz）关闭和打开一个LED，我这样做是为了验证如何更改ZYNQ的时钟频率 使用vivado的约束。 这是我放在.xdc文件中生成不同的时钟频率 set_property PACKAGE_PIN Y9 [get_ports clk] set_property IOSTANDARD LVCMOS18 [get_ports clk] create_clock -period 50.000 -name clk -waveform {0.000 25.000} [get_ports clk] 我可以在created_clock期间放置任何我想要的东西，但是当我对FPGA进行编程时，LED每隔1秒（100 Mhz频率）关闭和打开。 问题是2：1）是否可以在不配置PS的情况下修改PL的频率？2）如果是，我的约束有什么问题？ 感谢您的关注，如果我打破了本论坛的一些规则，我很抱歉，但这是我在这里以及任何其他论坛上发表的第一篇文章。 问候 爱德华多 
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5个回答
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E，
您约束已创建的时钟。 你没有提到创建时钟的verilog或VHDL代码。 请记住，可编程逻辑是硬件：您必须绝对指定所有内容。 一旦进入源verilog或VHDL文件，然后正确约束它，以便工具知道该怎么做。 请参阅Zynq的时钟用户指南： http://www.xilinx.com/support/documentation/user_guides/ug572-ultrascale-clocking.pdf （所有28nm器件都具有相同的时钟架构和资源） Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 |
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E，
您约束已创建的时钟。 你没有提到创建时钟的verilog或VHDL代码。 请记住，可编程逻辑是硬件：您必须绝对指定所有内容。 一旦进入源verilog或VHDL文件，然后正确约束它，以便工具知道该怎么做。 请参阅Zynq的时钟用户指南： http://www.xilinx.com/support/documentation/user_guides/ug572-ultrascale-clocking.pdf （所有28nm器件都具有相同的时钟架构和资源） Austin Lesea主要工程师Xilinx San Jose |
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谢谢你的澄清，非常有用的想法Edoardo
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只有小组成员才能发言，加入小组>>
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