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亲爱的先生，
以下是来自ISE的错误消息。 它向我展示了ISE无法将DCM置于设计中。 为什么？ 它来自coregen的74.25Mhz到74.25Mhz pll。 谢谢。 错误：地点：293 - 以下1个组件需要放置在特定的相对位置表格中。 在RPM网格中需要的相对坐标（可在FPGA编辑器中看到）显示在组件名称旁边的括号中。 由于放置限制，不可能将组件放置在所需的形式中。 DCM clk_root / pll_sp6 / dcm_sp_inst（0,0）已锁定到网站DCM_X0Y1 Placer完成的实际总时间：5分钟1秒完成Placer完成的总CPU时间：4分52秒ERROR：Pack：1654 - 时序驱动的放置阶段遇到错误。 彼得昌 
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7个回答
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你好@ peterchang0708
您是否在DCM实例上有LOC约束？ 你能在这里上传UCF文件吗？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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你好@ peterchang0708
我没有在附加的UCF文件中看到DCM实例上的任何LOC约束。 哪些端口正在推动DCM实例？ 您可以发布您正在使用的完整FPGA部件名称吗？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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嗨Deepika，
谢谢你的要求。 驱动DCM的端口是名为viu0_clk的端口。 我正在使用的FPGA是Spartan 6 XC6LX75-3FGG488。 供你参考。 谢谢。 彼得 |
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