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我遇到了我的UCF问题。
问题是ISE中的实现工具无法找到我的网络路径。 我有一个瞬时组件的层次结构(设计是在vhdl中),即顶层模块的瞬间称为u_ddr_interface然后 - > inst u_mem controller - > infrastructure_top0 - > clk_dcm0。 在最低级别的层次结构(clk_dcm0)中,有一个信号u2_clk0_out,我想在网络中连接(我需要它用于timespec约束)。 现在我有这样的东西:NET“u_ddr_interface / u_mem_controller / infrastructure_top0 / clk_dcm0 / u2_clk0_out”TNM_NET =“U2_CLK0_OUT”; 在我的UCF中。 ConstraintSystem工具没有看到u2_clk0_out信号的路径,我得到以下错误:错误:ConstraintSystem:59 - 约束[vga.ucf(33)]:NET “u_ddr_interface / u_mem_controller / infrastructure_top0 / clk_dcm0 / u2_clk0_out” 未找到。 请验证: 1.指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 知道该怎么做以及我做错了什么? 该设计适用于Spartan-3E,我使用CoreGen生成的ddr控制器。 谢谢和问候,Piotr 以上来自于谷歌翻译 以下为原文 I am encountering a problem with my UCF. The issue is that the implementation tool in ISE can't find my net path. I've got a hierarchy of instantations od components (the design is in vhdl), i.e. top module has the instantation called u_ddr_interface then -> inst u_mem controller ->infrastructure_top0 -> clk_dcm0. In the lowest level of hierarchy (clk_dcm0) there is a signal u2_clk0_out that I want to connect in a net (I need it for timespec constraint). Now I've got something like this: NET "u_ddr_interface/u_mem_controller/infrastructure_top0/clk_dcm0/u2_clk0_out" TNM_NET = "U2_CLK0_OUT"; in my UCF. ConstraintSystem tool doesn't see the path to u2_clk0_out signal and I get the following error: ERROR:ConstraintSystem:59 - Constraint TNM_NET = "U2_CLK0_OUT";> [vga.ucf(33)]: NET "u_ddr_interface/u_mem_controller/infrastructure_top0/clk_dcm0/u2_clk0_out" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. Any idea what to do with that and what I am doing wrong? The design is for Spartan-3E and I use the ddr controller generated by CoreGen. Thanks and regards, Piotr |
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4个回答
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嗨,
尝试清理项目文件并重新实现设计。 如果网络确实存在,也要检查网表。 谢谢。 -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- 以上来自于谷歌翻译 以下为原文 Hi, Try to clean the project files and reimplement the design. Also do check in the netlist if the net does exist. Thanks. ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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清理项目文件并重新实现设计没有帮助。
对网进行投注检查可能很有价值 - 不幸的是我不知道该怎么做,所以请指导我如何做到这一点。 问候,Piotr 以上来自于谷歌翻译 以下为原文 Cleaning up the project files and reimplementing the design didn't help. Bet checking of the nets can be valuable - unfortunately I don't know how to do it so please guide me how to do it. Regards, Piotr |
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我正在刷新这个问题,因为这是一个非常紧急的问题(我的主项目有一个截止日期:() - 如何检查网络上是否存在特定信号?或者即使网络确实存在?谢谢
以上来自于谷歌翻译 以下为原文 I'm refreshing the question as this is quite an urgent matter (I've got a deadline for my master project :( ) - how to check if a specific signal exists on a net? Or even if a net in fact exists? Thanks |
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您可以使用PlanAhead查明综合网表中是否存在网络或实例。
(见下面用红色圈出的过程): 干杯, 吉姆 干杯,吉姆 以上来自于谷歌翻译 以下为原文 You can use PlanAhead to find out if a net or instance exists in the synthesized netlist. (see the process circled in red below): Cheers, Jim Cheers, Jim |
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只有小组成员才能发言,加入小组>>
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