请问是否可以在具有相同时钟输入的2个BUFIO时钟区域之间分割OSERDES？

大家好，
我正在使用Spartan 6 LX9-3CSG324。
我试图以1 Gbit / s的速度实现很多OSERDES，以便将数据发送到DAC。现在，我能够为数据生成10个oserdes，为各种信号生成3个oserdes，为触发器生成1个iserdes。
所有这些o / iserdes都使用单端缓冲器。
我没有限制IOB放置，所以我让PAR选择了巫婆IOB更适合用来适应芯片中的设计。我检查了最终结果，PAR放置在FPGA的右下部分。
我认为这是有意义的，因为PAR想要为所有serdes使用相同的IOCLK区域来满足时间要求。
这是我的问题，我需要使用LVDS输出11 oserdes（数据+ 1输出），其余可以保持单端。
我改变了我的设计使用LVDS我得到了一个错误，告诉我不可能做PAR，因为只有8个合适的站点将这些RPM放在设备中。
我尝试将PAR上的位数减少到8，这是PAR提出的并且它通过了。
错误：位置：1500  - 组件Gen_dac_data [9] .I​​nst_OSERDES2_0属于RPM（其结构在下面打印），设计中有10个实例，并且只有8个合适的站点将这些RPM放置在设备中。
压缩ov_dacdata_p_pin，输入DIFFM Comp ov_dacdata_n_pin，输入DIFFS Comp Gen_dac_data [9] .I​​nst_OSERDES2_0，输入OLOGIC Comp Gen_dac_data [9] .I​​nst_OSERDES2_1，输入OLOGIC据我所知，PAR在这个区域需要更多的IOB来放置整个设计。
根据UG382（第26页）中的图1-9，我想知道是否可以在具有相同时钟输入的2个BUFIO时钟区域之间分割OSERDES。
我在这篇文章中附上了一个方块图来展示我的设计。
还有其他建议可以解决我的问题吗？
谢谢。
最好的祝福，
萨科



以下为原文

Hi all,
I'm using Spartan 6 LX9-3CSG324. I'm trying to implement a lot of OSERDES at 1 Gbit/s to send data to a DAC. For now, I'm able to generate 10 oserdes for data, 3 oserdes for various signals and 1 iserdes for trigger. All these o/iserdes use single ended buffers.

I didn't constrained IOB placement so I let the PAR chose witch IOB is better to use to fit the desing in the chip. I checked the final result and the PAR placed everthing in the bottom right section of the FPGA. I think it make senses because the PAR want to use the same IOCLK region for all serdes to meet timing.

Here is my problem, I need to use LVDS output for 11 oserdes (data + 1 output), the rest can stay single ended. I changed my design to use LVDS I got an error that tells me it's impossible to do the PAR because there are only 8 suitable sites to place such RPMs in the device. I tried to reduce the numbers of bit on my DAC to 8 as proposed by the PAR and it passes.

ERROR:Place:1500 - The component Gen_dac_data[9].Inst_OSERDES2_0 belongs to a
RPM (its structure is printed below) with 10 instances in the design, and
there are only 8 suitable sites to place such RPMs in the device.
Comp ov_dacdata_p_pin<9>, type DIFFM
Comp ov_dacdata_n_pin<9>, type DIFFS
Comp Gen_dac_data[9].Inst_OSERDES2_0, type OLOGIC
Comp Gen_dac_data[9].Inst_OSERDES2_1, type OLOGIC

From what I understand, the PAR would need more IOB in this region to place the whole design. According to the figure 1-9 in the UG382 (page 26), I'm wondering if it could be possible to split OSERDES between 2 BUFIO clock region with the same clock input.

I attached a block diagram to this post to show my design.

Any other suggestions to solve my problem ?

Thank you.

Best regards,

Nicolas