2个BUFIO在同一个时钟功能对中？

我有2个时钟输入通过一个支持时钟的IO对（AN19和AN20）进入FPGA。
时钟输入具有相同的频率，但不同相。
是否可以通过他们自己的IODELAY和BUFIO来分配每个本地时钟网络？
我希望一个时钟进入一堆ISERDES“CLK”端口，另一个时钟进入相同的ISERDES“CLKB”端口。
这是我的一些代码：
cq_IDELAY_INST：IDELAY通用映射（IOBDELAY_TYPE =>“VARIABLE”）端口映射（I => cq，O => cq_delayed，C => MemClk，CE => IDELAY_En（0），INC => IDELAY_Inc，RST => IDELAY_Rst（0
））;
cq_BUFIO_INST：BUFIO端口映射（I => cq_delayed，O => dq_rd_clk）;
cq_l_IDELAY_INST：IDELAY通用映射（IOBDELAY_TYPE =>“VARIABLE”）端口映射（I => cq_l，O => cq_l_delayed，C => MemClk，CE => IDELAY_En（1），INC => IDELAY_Inc，RST => IDELAY_Rst（1
））;
cq_l_BUFIO_INST：BUFIO端口映射（I => cq_l_delayed，O => dq_rd_clk_l）;
IO_DQ：对于0到17的i生成dq_in_ISERDES_INST：ISERDES_NODELAY通用映射（BITSLIP_ENABLE => FALSE，DATA_RATE =>“DDR”，DATA_WIDTH => 4，INIT_Q1 =>'0'，INIT_Q2 =>'0'，INIT_Q3 =>'
0'，INIT_Q4 =>'0'，INTERFACE_TYPE =>“MEMORY”，NUM_CE => 2，SERDES_MODE =>“MASTER”）端口映射（BITSLIP =>'0'，CE1 =>'1'，CE2 =>'
1'，CLK => dq_rd_clk，CLKB => dq_rd_clk_l，CLKDIV => MemClk，D => dq_in（i），OCLK => MemClk，RST => rst，SHIFtiN1 =>'0'，SHIFTIN2 =>'0'，
Q1 => i_dq_in_falling（i）， - 下降沿数据Q2 => i_dq_in_rising（i）， - 上升沿数据SHIFTOUT1 =>打开，SHIFTOUT2 =>打开）;
结束生成;
ISE在MAP阶段发出以下错误：
运行时序驱动的打包...阶段1.1ERROR：位置：730 - I / O时钟缓冲区（BUFIO）“sr0 / cq_l_BUFIO_INST”由IODELAY组件“sr0 / cq_l_IDELAY_INST / IODELAY”驱动。
必须将IODELAY组件放入具有时钟功能的I / O磁贴中，并且必须将BUFIO组件放入相应的BUFIO站点。
检测到以下问题：与此结构关联的所有逻辑都被锁定，逻辑的相对位置违反了结构。
在站点IODELAY_X1Y100处的IODELAY sr0 / cq_l_IDELAY_INST / IODELAY与站点BUFIO_X1Y11处的BUFIO sr0 / cq_l_BUFIO_INST之间的相对位置之间存在问题。
我已将IODELAY和BUFIO定位到焊盘旁边的组件：
INST“sr0 / cq_IDELAY_INST / IODELAY”LOC =“IODELAY_X1Y101”; INST“sr0 / cq_BUFIO_INST”LOC =“BUFIO_X1Y10”; INST“sr0 / cq_l_IDELAY_INST / IODELAY”LOC =“IODELAY_X1Y100”; INST“sr0 / cq_l_BUFIO_INST”LOC =“BUFIO_X1Y11
“; NET”sr0_cq_l“LOC =”AN19“; NET”sr0_cq“LOC =”AN20“;
有没有人有什么建议？
我在Virtex-5用户指南中读到每个IO列有4个时钟网。
我想知道是否我的2个BUFIO信号可能无法同时使用，或者它们是否无法驱动不同的本地时钟网络