DDR IODELAY2中的引脚连接失败

在Linux 64bit上使用ISE 13.3。
设备是XC6SLX25-FG484。
我正在尝试实现DDR ADC接口（使用XAPP1064作为指南），但是地图失败了：
错误：PhysDesignRules：2164  - 引脚连接和/或配置问题
块：：。
使用属性DATA_RATE设置DDR需要连接输入
引脚CLK，IOCLK0和IOCLK1。
对于所有DATA [7]到DATA [0]。
相关的实例化代码是：
DATA：对于0到NUM_DATA_PAIRS-1生成的n
Inst_iodelay_m：IODELAY2
通用地图（
DATA_RATE =>“DDR”，
IDELAY_VALUE => 0，
IDELAY2_VALUE => 0，
IDELAY_MODE =>“正常”，
ODELAY_VALUE => 0，
IDELAY_TYPE =>“DIFF_PHASE_DETECTOR”，
COUNTER_WRAPAROUND =>“WRAPAROUND”，
DELAY_src =>“IDATAIN”，
SERDES_MODE =>“MASTER”，
SIM_TAPDELAY_VALUE => 49
）
港口地图（
IDATAIN => data_in（n * 2），
TOUT =>打开，
DOUT =>打开，
T =>'1'，
ODATAIN =>'0'，
DATAOUT => delay_m（n），
DATAOUT2 =>打开，
IOCLK0 => bitclk_p，
IOCLK1 => bitclk_n，
CLK => frameclk，
CAL => cal_en，
INC => delay_inc，
CE => frameclk_en，
RST =>重置，
BUSY => dlym_busy（n）
）;
Inst_iodelay_s：IODELAY2
通用地图（
DATA_RATE =>“DDR”，
IDELAY_VALUE => 0，
IDELAY2_VALUE => 0，
IDELAY_MODE =>“正常”，
ODELAY_VALUE => 0，
IDELAY_TYPE =>“DIFF_PHASE_DETECTOR”，
COUNTER_WRAPAROUND =>“WRAPAROUND”，
DELAY_src =>“IDATAIN”，
SERDES_MODE =>“SLAVE”，
SIM_TAPDELAY_VALUE => 49
）
港口地图（
IDATAIN => data_in（n * 2 + 1），
TOUT =>打开，
DOUT =>打开，
T =>'1'，
ODATAIN =>'0'，
DATAOUT => delay_s（n），
DATAOUT2 =>打开，
IOCLK0 => bitclk_p，
IOCLK1 => bitclk_n，
CLK => frameclk，
CAL => cal_en，
INC => delay_inc，
CE => frameclk_en，
RST =>重置，
BUSY => dlys_busy（n）
）;
Inst_iserdes_m：ISERDES2
通用地图（
DATA_WIDTH => S，
DATA_RATE =>“DDR”，
BITSLIP_ENABLE =>正，
SERDES_MODE =>“MASTER”，
INTERFACE_TYPE =>“退休”
）
港口地图（
D => delay_m（n），
CE0 =>'1'，
CLK0 => bitclk_p，
CLK1 => bitclk_n，
IOCE => serdesstrobe，
RST =>重置，
CLKDIV => frameclk，
SHIFtiN => pd_edge（n），
BITSLIP => bitslip_p，
FABRICOUT =>打开，
Q4 => dout（S * n + 7），
Q3 => dout（S * n + 6），
Q2 => dout（S * n + 5），
Q1 => dout（S * n + 4），
DFB =>打开，
CFB0 =>打开，
CFB1 =>打开，
VALID => is_valid（n），
INCDEC => serdes_incdec（n），
SHIFTOUT =>级联（n）
）;
Inst_iserdes_s：ISERDES2
通用地图（
DATA_WIDTH => S，
DATA_RATE =>“DDR”，
BITSLIP_ENABLE =>正，
SERDES_MODE =>“SLAVE”，
INTERFACE_TYPE =>“退休”
）
港口地图（
D => delay_s（n），
CE0 =>'1'，
CLK0 => bitclk_p，
CLK1 => bitclk_n，
IOCE => serdesstrobe，
RST =>重置，
CLKDIV => frameclk，
SHIFTIN =>级联（n），
BITSLIP => bitslip_n，
FABRICOUT =>打开，
Q4 => dout（S * n + 3），
Q3 => dout（S * n + 2），
Q2 => dout（S * n + 1），
Q1 => dout（S * n），
DFB =>打开，
CFB0 =>打开，
CFB1 =>打开，
VALID =>打开，
INCDEC =>打开，
SHIFTOUT => pd_edge（n）
）;
结束生成;
我已经使用RTL查看器和PlanAhead的原理图（在综合之后）验证了IODELAY上的IOCLK0,1和CLK线确实已连接。
（作为参考，它们都连接到BUFIO2的输出）。
关于为什么地图没有看到这种连接的任何想法，所以失败了？



以下为原文

Using ISE 13.3 on Linux 64bit. Device is a XC6SLX25-FG484.

I am trying to implement a DDR ADC interface (using XAPP1064 as a guide), but map is failing with:

ERROR:PhysDesignRules:2164 - Issue with pin connections and/or configuration on   block::.    The use of attribute DATA_RATE set DDR requires connectivity for the input   pins CLK, IOCLK0 and IOCLK1.for all DATA[7] to DATA[0].
The relevant instantiation code is:
  DATA: for n in 0 to NUM_DATA_PAIRS-1 generate    Inst_iodelay_m : IODELAY2    generic map (                  DATA_RATE => "DDR",                  IDELAY_VALUE => 0,                  IDELAY2_VALUE => 0,                  IDELAY_MODE => "NORMAL",                  ODELAY_VALUE => 0,                  IDELAY_TYPE => "DIFF_PHASE_DETECTOR",                  COUNTER_WRAPAROUND => "WRAPAROUND",                  DELAY_src=> "IDATAIN",                  SERDES_MODE => "MASTER",                  SIM_TAPDELAY_VALUE => 49                )    port map (               IDATAIN => data_in(n*2),               TOUT => open,               DOUT => open,               T => '1',               ODATAIN => '0',               DATAOUT => delay_m(n),               DATAOUT2 => open,               IOCLK0 => bitclk_p,               IOCLK1 => bitclk_n,               CLK => frameclk,               CAL => cal_en,               INC => delay_inc,               CE => frameclk_en,               RST => reset,               BUSY => dlym_busy(n)             );    Inst_iodelay_s : IODELAY2    generic map (                  DATA_RATE => "DDR",                  IDELAY_VALUE => 0,                  IDELAY2_VALUE => 0,                  IDELAY_MODE => "NORMAL",                  ODELAY_VALUE => 0,                  IDELAY_TYPE => "DIFF_PHASE_DETECTOR",                  COUNTER_WRAPAROUND => "WRAPAROUND",                  DELAY_src=> "IDATAIN",                  SERDES_MODE => "SLAVE",                  SIM_TAPDELAY_VALUE => 49                )    port map (               IDATAIN => data_in(n*2+1),               TOUT => open,               DOUT => open,               T => '1',               ODATAIN => '0',               DATAOUT => delay_s(n),               DATAOUT2 => open,               IOCLK0 => bitclk_p,               IOCLK1 => bitclk_n,               CLK => frameclk,               CAL => cal_en,               INC => delay_inc,               CE => frameclk_en,               RST => reset,               BUSY => dlys_busy(n)             );    Inst_iserdes_m : ISERDES2    generic map (                  DATA_WIDTH => S,                  DATA_RATE => "DDR",                  BITSLIP_ENABLE => TRUE,                  SERDES_MODE => "MASTER",                  INTERFACE_TYPE => "RETIMED"                )    port map (               D => delay_m(n),               CE0 => '1',               CLK0 => bitclk_p,               CLK1 => bitclk_n,               IOCE => serdesstrobe,               RST => reset,               CLKDIV => frameclk,               SHIFTIN => pd_edge(n),               BITSLIP => bitslip_p,               FABRICOUT => open,               Q4 => dout(S*n+7),               Q3 => dout(S*n+6),               Q2 => dout(S*n+5),               Q1 => dout(S*n+4),               DFB => open,               CFB0 => open,               CFB1 => open,               VALID => is_valid(n),               INCDEC => serdes_incdec(n),               SHIFTOUT => cascade(n)             );    Inst_iserdes_s : ISERDES2    generic map (                  DATA_WIDTH => S,                  DATA_RATE => "DDR",                  BITSLIP_ENABLE => TRUE,                  SERDES_MODE => "SLAVE",                  INTERFACE_TYPE => "RETIMED"                )    port map (               D => delay_s(n),               CE0 => '1',               CLK0 => bitclk_p,               CLK1 => bitclk_n,               IOCE => serdesstrobe,               RST => reset,               CLKDIV => frameclk,               SHIFTIN => cascade(n),               BITSLIP => bitslip_n,               FABRICOUT => open,               Q4 => dout(S*n+3),               Q3 => dout(S*n+2),               Q2 => dout(S*n+1),               Q1 => dout(S*n),               DFB => open,               CFB0 => open,               CFB1 => open,               VALID => open,               INCDEC => open,               SHIFTOUT => pd_edge(n)             );  end generate;I have verified with the RTL viewer and PlanAhead's schematic view (after Synthesis) that the IOCLK0,1 and CLK lines on the IODELAY's are indeed connected. (For reference they are all connected to outputs from a BUFIO2).
Any ideas on why map is not seeing this connection, and so failing?