完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
嗨亲爱的。
我设计了一个系统,它在选择接口向导中对数据进行反序列化,然后将它们保存在FIFO中。 我使用的Fifo来自IPcore FIFO生成器。 为了正确地在FIFO中写入并行信号,我将wr_clk连接到clk_div_out,如下图所示。 但综合后,有两个警告如下: [Vivado 12-1008]找不到命令'get_clocks -of_objects [get_ports -scoped_to_current_instance wr_clk]'的时钟。 [“/sources_1/bd/design_1/ip/design_1_fifo_generator_0_0/design_1_fifo_generator_0_0/design_1_fifo_generator_0_0_clocks.xdc":53] [Common 17-55]'get_property'需要至少一个对象。 [“/sources_1/bd/design_1/ip/design_1_fifo_generator_0_0/design_1_fifo_generator_0_0/design_1_fifo_generator_0_0_clocks.xdc":61] 警告[共同17-55]是一个严重警告。 我想也许wr_clk不会将selectiO接口向导中的clk_div_out视为时钟端口? 但是我怎么能解决这个问题呢? 或者我可以忽略它,因为它实际上不会导致硬件内部出现问题? 谢谢。 YL |
|
相关推荐
6个回答
|
|
你好@ liuyanbc157
您需要在驱动选择IO IP时钟输入引脚的端口上写入约束。 约束应如下所示 create_clock -period 10 [get_ports clk_in] 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 在原帖中查看解决方案 |
|
|
|
你好@ liuyanbc157
您需要在连接到顶级xdc中的select io向导的clk_in引脚的端口上编写create_clock约束。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
嗨,
关于为selectio Interface Wizard添加约束,我还有两个问题。 1.我使用的SIW是在一个子系统中。 所以在顶层文件中,我应该将约束写为 create_clock -period 10 [get_ports RX_system_0 / U0 / design_1_i / selectio_wiz_0 / clk_in] set_input_jitter [get_clocks -of_objects [get ports RX_system_0 / U0 / design_1_i / selectio_wiz_0 / clk_in] 0.1 而是来自下面的SelectIO Interface Wizard v5.1 LogiCORE IP产品指南的原始版本? create_clock -period 10 [get_ports clk_in] set_input_jitter [get_clocks -of_objects [get ports clk_in] 0.1 2. selectIO的时钟是通过对数据进行过采样从某个地方恢复的时钟,而不是来自时钟向导的PLL时钟,这意味着对于100MHz应用,周期时间在10 ns时并不总是稳定,有时可能是11ns。 如果我使用这样的约束creat_clock -period 10,会发生什么? 谢谢, YL |
|
|
|
|
|
|
|
请检查以下答案中的信息是否有助于调试您的问题。
https://www.xilinx.com/support/answers/63960.html https://www.xilinx.com/support/answers/66666.html _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 |
|
|
|
你好@ liuyanbc157
您需要在驱动选择IO IP时钟输入引脚的端口上写入约束。 约束应如下所示 create_clock -period 10 [get_ports clk_in] 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
只有小组成员才能发言,加入小组>>
2282 浏览 7 评论
2694 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2177 浏览 9 评论
3253 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2321 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
582浏览 1评论
1650浏览 1评论
147浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2302浏览 0评论
614浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-25 07:28 , Processed in 1.214366 second(s), Total 87, Slave 70 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191