完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
大家好，
我正在使用nexys-4（Artix-7）板。 使用IP集成器，我将BRAM配置为一个简单的双端口ram，因此由IP集成商提供的组件声明是; ------------------------------------------ COMPONENT blk_mem_gen_1 PORT（clka：IN STD_LOGIC; wea：IN STD_LOGIC; addra：IN STD_LOGIC_VECTOR（6 DOWNTO 0）; dina：IN STD_LOGIC_VECTOR（47 DOWNTO 0）; clkb：IN STD_LOGIC; addrb：IN STD_LOGIC_VECTOR（6 DOWNTO 0）; doutb ：OUT STD_LOGIC_VECTOR（47 DOWNTO 0））; END COMPONENT; -------------------------------------------------- ------ 这与我的设计完美搭配，但我的计时问题。 时序报告指出我的块ram源和目标存在负面松弛（参见附件）。 有趣的是，我的块ram中不存在这些源和目标，因为我没有配置它们。 源是CLKARDCLK，它读取A端口的clk但我只能写入A端口（因为SDP，我无法从A端口读取）。 目的地是DIBDI，它是B端口的数据但我不能写入B端口。 不知道这里发生了什么？ 注意：这个块与我的设计完美搭配...... 问候 乌斯曼 
0
|
|
相关推荐
7个回答
|
|
|
你的表达：
avg_ram_data_s 创造了许多逻辑层次。 尝试将此表达式分开，并在分开的阶段之间包含一些DFF。 或者尝试使用fpga的dsp资源。 - 对不起我的英语不好 - 在原帖中查看解决方案 |
|
|
|
|
|
喜
那可以分享设计吗？ --hs -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
|
嗨，
感谢您的回复。 对不起，我无法分享整个设计。 但我可以向你解释一下。 工具是vivado 2016.3，频率是100 MHz。 我附上了所有计时错误'pic。 数据来自uBlaze（以太网接口），我做了一些计算并将其存储到SDP ram。 然后从SDP读取后，我再次将此数据发送到uBlaze。 这很简单。 问候 乌斯曼 |
|
|
|
|
|
也许问题在于你有19级逻辑？
|
|
|
|
|
|
|
|
|
|
|
|
你的表达：
avg_ram_data_s 创造了许多逻辑层次。 尝试将此表达式分开，并在分开的阶段之间包含一些DFF。 或者尝试使用fpga的dsp资源。 - 对不起我的英语不好 - |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2423 浏览 7 评论
2824 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1194浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1035
评论
淘帖
623
