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亲爱的大家
我现在正在使用virtex5，我使用核心生成器IP制作块ram 所以我将这些文件添加到项目（.vhd）以模拟代码 IP的声明也已完成（将其添加为组件） 但是在读取操作期间，我确定了块ram的地址，我想读取它，但块ram不可用（UU）为什么？ 我不知道。 事实上，在使用xilinx ise 9.2 i之前，现在我在同一台计算机上设置ise 12.1也是10.1 我无法确定原因 请等一下你的回复 
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8个回答
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'U'未知，不可用。
如果您在阅读之前没有写入RAM，可能会发生这种情况，尽管如果 您使用该选项在CoreGen中使用数据文件初始化RAM应该 是一些数据。 在真正的FPGA中，如果您不请求任何初始化BRAM 将全部归零。 除非，模拟模型可能不会显示此行为 你明确要求Coregen将RAM初始化为零。 - Gabor - Gabor |
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嗨
实际上我使用的是单端口rom，所以我不需要先写，因为我已经用我所需的数据初始化带有.coe文件的ROM所以生成的blockROM只需要时钟输入和地址来获取输出是对的或者 不？ 我之前已经做过了，但是在这个时候我不知道为什么out block block是未定义的数据 我安装了ise9.2和ise12.1，但问题仍然存在 等待你的回复重要性PLZ |
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如果ROM初始化，则仍有可能存在某些输入
ROM不被驱动或未知。 在ISIM中，您可以选择hirarchy中的ROM 查看并将所有信号添加到波形中。 寻找任何未驱动或未知的 信号。 我在Verilog模拟中看到的一件事就是模型 核心使用GSR网络，这是模拟中隐含的并保持断言 对于前100 ns。 尝试在100 ns之前访问ROM 也可能导致你看到的问题。 我不确定是否适用 VHDL仿真，但它可能是混合语言仿真中的一个问题。 对于 例如，如果您的设计都是VHDL，但由于某种原因CoreGen只生成 用于ROM的Verilog仿真模型，那么你就有了混合语言 设计，至少用于模拟。 - Gabor - Gabor |
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嗨joelby
我准备了.coe文件如下有错误吗？ ; ******************* *****************; ; ********单端口阻塞内存.COE文件********* ;; *********************** ******************************************* ; 单端口块存储器的内存初始化文件示例， ; v3.0或更高版本。 ; ; 此.COE文件指定块的初始化值 ; 内存深度= 16，宽度= 8。 在这种情况下，值是 ; 以十六进制格式指定。 memory_initialization_radix = 2; memory_initialization_vector = 11,10,00,01; 这是ROM的简单初始化数据 请等一下你的回复 |
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deargszakacs
感谢您的回复 已经coregen为核心生成verlog和vhdl文件，但我在模拟阶段使用vhdl文件 你能告诉我生成ROM的coregen的步骤可能是我可能会犯错吗？ 等你的回复plz |
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如果您正在使用ISE Navigator GUI，请确保在项目中包含.xco文件，
不是.vhd文件。 通过这种方式，您将能够使用ISE来管理核心并在必要时重新生成核心。 如果项目层次结构中包含.xco，则可以双击打开CoreGen并进行操作 屏幕再次。 在您为初始化ROM提供文件名的位置，有一个 “加载初始化文件”复选框，您可以浏览到.coe文件。 确保CoreGen没有 当你尝试这样做时给你错误。 然后有一个“显示”按钮，它将列出ROM内容 所以你可以确保它有效。 - Gabor - Gabor |
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deargszakacs
我之前已经完成了所有这些步骤并将所有文件添加到我的项目中，例如.vhdl和.xco文件，但仍然是模拟rom的输出结果为什么？ waityour回复 |
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只有小组成员才能发言，加入小组>>
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