请问两个同步时钟之间无法解释的松弛？

嗨，
我在两个同步时钟之间有不明原因的松弛，我将非常感谢您的紧急帮助。
两个时钟都是从同一个MMCM生成的，而一个是全速率和秒。
时钟div由2。
每个都使用自己专用的MMCM输出，这些时钟之间没有假路径。
由于CLK_A的时钟周期约为112Mhz，因此松弛显示“要求：0.001ns”，这不是真实的。
似乎工具（ISE）并不真正理解那两个（CLK A和CLK B）彼此精确地相乘2并且CLK B的上升时钟与CLK A对齐。
松弛的报告可以在下面找到：
Slack（设置路径）：-2.725ns（要求 - （数据路径 - 时钟路径偏差+不确定性））
来源：u_demod_apb_wrap / u_phy_ds_rx / fe_core / mf / mf_coeffs_bank.cpu_read_bus [3]（FF）
目的地：u_demod_apb_wrap / u_phy_ds_rx / fe_core / fe_cpu.cpu_dout [3]（FF）
要求：0.001ns
数据路径延迟：2.474ns（逻辑电平= 3）（仅限组件延迟超出约束）
时钟路径偏差：-0.017ns（2.856 - 2.873）
源时钟：CLK_A上升至518664.047ns
目标时钟：CLK_A_DIV_2上升到518664.048ns
时钟不确定度：0.235ns
时钟不确定度：0.235ns（（TSJ ^ 2 + DJ ^ 2）^ 1/2）/ 2 + PE
总系统抖动（TSJ）：0.070ns
离散抖动（DJ）：0.219ns
相位误差（PE）：0.120ns
MMCM配置是:(我使用108Mhz输入时钟到MMCM = ~9.259nSec）
MMCM_ADV＃（。BANDWIDTH（“OPtiMIZED”）,. CLKOUT4_CASCADE（“FALSE”）,. CLOCK_HOLD（“FALSE”）,. COMPENSATION（“ZHOLD”）,. START_WAIT（“FALSE”）,. DIVCLK_DIVIDE（3）,.
CLKFBOUT_MULT_F（28.000）,. CLKFBOUT_PHASE（0.000）,. CLKFBOUT_USE_FINE_PS（“FALSE”）,. CLKOUT0_DIVIDE_F（9.000），// CLK_A .CLKOUT0_PHASE（0.000）,. CLKOUT0_DUTY_CYCLE（0.500）,. CLKOUT0_USE_FINE_PS（“FALSE”）,. CLKOUT1_DIVIDE
（18），// CLK_B .CLKOUT1_PHASE（0.000）,. CLKOUT1_DUTY_CYCLE（0.500）,. CLKOUT1_USE_FINE_PS（“FALSE”）,. CLKOUT2_DIVIDE（36）,. CLKOUT2_PHASE（0.000）,. CLKOUT2_DUTY_CYCLE（0.500）,. CLKOUT2_USE_FINE_PS（“FALSE
“）,. CLKIN1_PERIOD（9.259）,. REF_JITTER1（0.010））
谢谢，
奥菲尔。