完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我正在使用Kintex-7 XC7K160T-2FFG676C设备和Vivado 2013.4。 由于我无法通过资源利用来实现我的设计，因此我附加了合成后生成的资源利用率报告。 根据综合利用率报告，我看到LUT的利用率仅为14％，因为内存和逻辑LUT利用率超过100％。 那么有没有一种方法可以将Memory LUT用作逻辑LUT？ 谢谢， 维杰 
0
|
|
相关推荐
7个回答
|
|
|
回答原来的问题......
所有LUT都可以用作逻辑。 其中1/4的Rougly也可以用作记忆。 看看你的数字，它说FPGA中有101,400个切片LUT。 其中，只有35,000可以用作内存，但都可以用作逻辑。 您的设计尝试使用107,195作为逻辑，使用4,727作为内存 - 因此使用的总数为111,900的111,922。 这对于设备而言太过分了。 Vivado在获得高LUT利用率方面要比ISE好得多，但即便如此，你的目标也不应超过85％ - 你可以获得更多，但在更高的利用率下开始变得非常困难。 您必须选择更大的设备来简化您的设计，以便它不会使用尽可能多的LUT。 您可以进行一些重新编码，以便将一些基于LUT的逻辑移动到块RAM（某些状态机可以）和/或DSP片（尽管您已经使用了大量的DSP），但我怀疑这一点 足以使其适合您的设备。 Avrum 在原帖中查看解决方案 |
|
|
|
|
|
|
|
|
|
|
|
嗨trenz-al，
感谢您的回复... 我试图去“实现”但它失败并给出错误信息，如， “[Place 30-380]设计有87327个触发器（属于2135个控制组，其中0个是锁存器）和118969个luts。它们的放置需要至少28149个切片，但设备只有25350个切片。” 谢谢， 维杰 |
|
|
|
|
|
“2135控制集”
这是很多控制集。 这意味着这些触发器有2,135种不同的时钟和复位输入组合。 它表明您的设计方法不是非常同步，因此对FPGA实现不友好。 - Gabor |
|
|
|
|
|
回答原来的问题......
所有LUT都可以用作逻辑。 其中1/4的Rougly也可以用作记忆。 看看你的数字，它说FPGA中有101,400个切片LUT。 其中，只有35,000可以用作内存，但都可以用作逻辑。 您的设计尝试使用107,195作为逻辑，使用4,727作为内存 - 因此使用的总数为111,900的111,922。 这对于设备而言太过分了。 Vivado在获得高LUT利用率方面要比ISE好得多，但即便如此，你的目标也不应超过85％ - 你可以获得更多，但在更高的利用率下开始变得非常困难。 您必须选择更大的设备来简化您的设计，以便它不会使用尽可能多的LUT。 您可以进行一些重新编码，以便将一些基于LUT的逻辑移动到块RAM（某些状态机可以）和/或DSP片（尽管您已经使用了大量的DSP），但我怀疑这一点 足以使其适合您的设备。 Avrum |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2424 浏览 7 评论
2825 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1211浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1914
评论
淘帖
11665
