[问答]

差分时钟约束文件问题的解决办法？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，在我的项目中，我有差分时钟输入。当我实现我的设计时，我打开了实现的文件。我已经习惯了 I / O端口planninn菜单栏和从那里分配的引脚号和类型。另一方面，时钟输入仅显示为一个输入，clk_p是输入，clk_n是负差分对。我已经分配了一个引脚，通常在约束文件中只有一个输入引脚。我认为时钟限制必须像这样 #create_clock -name clock_in -period 5 [get_ports clk_in1_p] #set_property LOC AD11 [get_ports clk_in1_n] #set_property IOSTANDARD DIFF_SSTL15 [get_ports clk_in1_n] #set_property LOC AD12 [get_ports clk_in1_p] #set_property IOSTANDARD DIFF_SSTL15 [get_ports clk_in1_p] 还有任何期间分配。这是什么意思？这个差分时钟是200 MHZ。如果有任何分配确实适用于此固定频率。我添加了I / O规划和约束文件 0
2020-8-5 09:56:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报梁云相关推荐 • 如何设置差分时钟约束？ 6001 • 怎么才能从ML405获得差分时钟？ 1379 • 怎么为I/Obank提供125MHz差分时钟？ 1570 • AD9780的DCOP和DCON的差分时钟输出幅度仅有100mv，甚至更小怎么解决？ 788 • 时钟问题！！！ 3711 • 有没有哪位大佬知道国产的高速差分时钟缓冲芯片型号以及单端时钟转差分时钟的时钟转换芯片 6431 • 差分时钟转单端 11582 • testbench中的差分时钟 12598 • 如何生成差分时钟 6202 • 研发Virtex-5 ML510主板是否要应用差分时钟？ 827 1个回答

答案对人有帮助，有参考价值 0 你只需要将P输入约束为差分对的时钟频率，假设中的n，这有帮助 http://www.xilinx.com/video/hardware/creating-basic-clock-constraints.html

2020-8-5 10:02:13 评论举报张磊