如何生成差分时钟

您可以使用OBUFDS。
您可以查看Virtex-4库管理指南，了解有关如何实例化的更多详细信息。
谢谢
克里希纳



以下为原文

You can use OBUFDS. You can check the Virtex-4 libararies guide for more detail on how to instantiate this.
 
Thanks
Krishna

谢谢克里希纳的回复。
我使用OBUFDS来实例化时钟，这里是代码：
模块clking（clk_in，out_clk_p，out_clk_n）;
输入clk_in;输出out_clk_p;输出out_clk_n;
OBUFTDS＃（。IOSTANDARD（“DEFAULT”））UOBUFTDS（.O（out_clk_p）,. OB（out_clk_n）,. I（clk_in）,. T（1'b0））;
endmodule
它在映射处理之前运行良好，然后我收到了这个错误：
包：1107  - 无法将以下符号组合到单个IOBS组件中：PAD符号“out_clk_n”（填充信号= out_clk_n）SlaveBuffer符号“UOBUFTDS / SLAVEBUF.DIFFOUT”（输出信号= out_clk_n）选择IOBS类型的IO组件
因为IO包含与差分从属使用一致的符号和/或属性。
以下每个约束都为IOBS类型的组件指定了非法物理站点：符号“out_clk_n”（LOC = AF15 [物理站点类型= LOWCAPIOB]）组件类型由逻辑类型以及属性和配置决定。
它包含的逻辑。
请仔细检查逻辑元素的类型及其所有相关属性和配置选项是否与约束的物理站点类型兼容。
请相应地更正约束。
顺便说一句，我的.ucf文件是：
net“clk_in”loc =“AG18”; net“out_clk_n”loc =“AF15”; net“out_clk_p”loc =“AD16”;
设备是xc4vlx100-10ff1148。
我错过了什么 ？
有什么建议么，？
非常感谢。



以下为原文

Thanks Krishna for the reply.
 I use OBUFDS to instantiate the clock, here is the code :
module clking(clk_in,
              out_clk_p,
              out_clk_n);
              
input clk_in;
output out_clk_p;
output out_clk_n;              
              
OBUFTDS #(.IOSTANDARD("DEFAULT"))
        UOBUFTDS(.O(out_clk_p),
                 .OB(out_clk_n),
                 .I(clk_in),
                 .T(1'b0));              
endmodule
 
and it worked well until mapping processing,  then I got this error:
Pack:1107 - Unable to combine the following symbols into a single IOBS
   component:
       PAD symbol "out_clk_n" (Pad Signal = out_clk_n)
       SlaveBuffer symbol "UOBUFTDS/SLAVEBUF.DIFFOUT" (Output Signal = out_clk_n)
   An IO component of type IOBS was chosen because the IO contains symbols
   and/or properties consistent with differential slave usage.
   Each of the following constraints specifies an illegal physical site for a
   component of type IOBS:
       Symbol "out_clk_n" (LOC=AF15 [Physical Site Type = LOWCAPIOB])
   The component type is determined by the types of logic and the properties and
   configuration of the logic it contains. Please double check that the types of
   logic elements and all of their relevant properties and configuration options
   are compatible with the physical site type of the constraint.
   Please correct the constraints accordingly.
 
by the way my .ucf file is :
net "clk_in" loc = "AG18";
net "out_clk_n" loc = "AF15" ;
net "out_clk_p" loc = "AD16";
 
and the device is xc4vlx100-10ff1148.
 
Did I miss something ? any suggestions,? thanks  a lot.

hojze写道：
谢谢克里希纳的回复。
我使用OBUFDS来实例化时钟，这里是代码：
模块clking（clk_in，out_clk_p，out_clk_n）;
输入clk_in;输出out_clk_p;输出out_clk_n;
OBUFTDS＃（。IOSTANDARD（“DEFAULT”））UOBUFTDS（.O（out_clk_p）,. OB（out_clk_n）,. I（clk_in）,. T（1'b0））;
endmodule
IOSTANDARD不能默认。
它必须是您正在使用的差分标准（可能是LVDS）。
同样在UCF中，您必须指示该对中的每个引脚也是LVDS：
net“out_clk_n”loc =“AF15”|
IOSTANDARD =“LVDS25”; net“out_clk_p”loc =“AD16”|
IOSTANDARD =“LVDS25”;
最后的皱纹是你为输出选择的引脚必须支持LVDS输出。
“LC”引脚没有。
----------------------------是的，我这样做是为了谋生。



以下为原文

 

hojze wrote:
Thanks Krishna for the reply.
 I use OBUFDS to instantiate the clock, here is the code :
module clking(clk_in,
              out_clk_p,
              out_clk_n);
              
input clk_in;
output out_clk_p;
output out_clk_n;              
              
OBUFTDS #(.IOSTANDARD("DEFAULT"))
        UOBUFTDS(.O(out_clk_p),
                 .OB(out_clk_n),
                 .I(clk_in),
                 .T(1'b0));              
endmodule

 
IOSTANDARD cannot be default. It needs to be the differential standard you are using (probably LVDS). Also in the UCF you must indicate that each pin of the pair is LVDS as well:
 
net "out_clk_n" loc = "AF15"  | IOSTANDARD = "LVDS25";
net "out_clk_p" loc = "AD16" | IOSTANDARD = "LVDS25";
 


the final wrinkle is that the pins you've selected for your outputs must support LVDS output. The "LC" pins don't.
----------------------------Yes, I do this for a living.