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我正在构建一个使用IDELAYS进行训练的DDR总线输入（找到有效的窗口和采样点）。
我必须在时钟输入上使用IDELAY，以适当地定位边缘。 PLL不是一个选项，因为时钟停止和启动。 我的问题是输入端IDELAY的时钟在FPGA内部遭受不良的占空比失真。 这可以通过观察芯片内部的电路操作以及通过查看输出端的时钟来揭示。 在时钟输入处移除IDELAY可以修复占空比失真。 我有IBUFGDS接收差分时钟，它为IDELAYE2提供数据，IDELAY2为GBUF提供数据。 时钟频率为335 MHz。 IDELAY参考时钟频率为300 MHz。 任何可能出错的想法都可以解决这个问题吗？PN是XC7VX485T-2FFG1157C。 - 保罗塔多尼奥 
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3个回答
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您可以尝试的一件事是使用IBUFGDS_DIFF_OUT并创建两个时钟
从其O和OB输出，而不是使用一个时钟的两个边。 从理论上说 IDELAY失真将在两个时钟和上升沿之间匹配 在延迟之后将是180度异相。 那是假设输入 时钟占空比为50％。 - Gabor |
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从.O引脚到IDELAY的路由将使用专用时钟路由到任何时钟组件。
从.OB引脚到IDELAY的路由将没有专用路由，因此至少在Virtex系列中无法匹配2个时钟的延迟。 此外，由于来自N侧的路由没有专用资源，因此这一半时钟将通过结构路由并向N侧添加一些额外的失真。 这种技术可以在Spartan-6架构中成功起诉，因为所有GCLK焊盘都可以有到时钟组件的路由。 |
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感谢Lyman和Gabor的回复。
我已经解决了这个问题，主要是通过查看Xilinx FPGA编辑器。占空比问题是由非专用路由上的时钟路由引起的。 发生这种情况的原因是GBUF在这种情况下放置了一个不幸的工具（在时钟上使用IDELAY）。我手动将GBUF放置在正确的位置以接收专用时钟路由并且工作。它已经在专用资源上路由。 |
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