完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,我正在使用IDELAY原语来实现DDR的DQ和DQS延迟。
这是我的代码:IOBUF pad_xb_dq7(.O(bus_data_in_flh [7]),. IO(xb_dq [7]),. I(bus_data_out_flh [7]),. T(oe_data_flh) ); IDELAY#(。IOBDELAY_TYPE(“VARIABLE”),. IOBDELAY_VALUE(0))u_idelay_dq7(.O(dly_bus_data_in_flh [7]),. I(bus_data_in_flh [7]),. C(clk_main),. CE(fsm_dly_adj_ce_dq) ,.INC(fsm_dly_adj_inc_dq), .RST(fsm_dly_adj_rst_dq)); 但是,Synplify v 9.0.1中出现以下错误消息:#----------------------------------- ----------- ##启动程序图#map -intstyle xflow -o FPGA_dly_map.ncd fpga_dly.ngd fpga_dly.pcf #----------------------------------------------#使用目标 部分“4vlx100ff1148-11”。将设计映射到LUT ...错误:LIT:394 - IDELAY块的I引脚u_idelay_dq7不是由IBUF或IBUFDS驱动的。 使用ISE 10.0.1时出现相同的错误消息。 我想知道IDELAY原语是否只能用于IBUF或我的设置不正确?谢谢和问候,Tony |
|
相关推荐
1个回答
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2380 浏览 7 评论
2797 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2262 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2428 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
756浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
545浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
366浏览 1评论
1963浏览 0评论
682浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-23 04:06 , Processed in 1.284687 second(s), Total 78, Slave 61 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号