完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
亲爱的你好,
设备:Nexys 3board上的Spartan6 操作系统:Win7 我是DCM新手,我对使用DCM有疑问: 波形发生器有一个输入时钟/ PWM(610KHz)信号,占空比不恒定。 占空比在20%到40%之间变化。 我想知道我是否可以使用DCM在占空比不是常数50%的时钟上进行相移(90,180,270度)。 现在我正在做的是我使用计数器计数1 / 4,1 / 2,3 / 4周期来移动输入时钟 谢谢! |
|
相关推荐
3个回答
|
|
不 - 有两个原因。
第一个是使用CLK0,CLK90 ...输出时DCM的最小CLKIN周期为5MHz(DS162,表53)。 在同一个表中,它指定了最小和最大占空比,即60/40。 但是,对于速度较慢(610KHz)的信号,您应该能够以更快的时钟对输入信号进行过采样 - 您可能会高达250MHz(甚至更高),甚至可以采样DDR(500Msps)。 按此速率,每个时钟周期将获得800多个采样,这将为您提供足够的信息来测量占空比,并产生1 / 4,1 / 2和3/4相位(听起来可能是这样的) 你在做什么)。 Avrum 在原帖中查看解决方案 |
|
|
|
不 - 有两个原因。
第一个是使用CLK0,CLK90 ...输出时DCM的最小CLKIN周期为5MHz(DS162,表53)。 在同一个表中,它指定了最小和最大占空比,即60/40。 但是,对于速度较慢(610KHz)的信号,您应该能够以更快的时钟对输入信号进行过采样 - 您可能会高达250MHz(甚至更高),甚至可以采样DDR(500Msps)。 按此速率,每个时钟周期将获得800多个采样,这将为您提供足够的信息来测量占空比,并产生1 / 4,1 / 2和3/4相位(听起来可能是这样的) 你在做什么)。 Avrum |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2134 浏览 7 评论
2589 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2061 浏览 9 评论
3135 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2166 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
399浏览 1评论
1502浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2163浏览 0评论
495浏览 0评论
1618浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-3-28 17:54 , Processed in 1.066937 second(s), Total 75, Slave 59 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 深圳华秋电子有限公司
电子发烧友 (电路图) 粤公网安备 44030402000349 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号