如何在Virtex 7板上正确设置用户时钟？

术语“用户时钟”和“系统时钟”是设计中的功能的描述，并不重要。
单端I / O（如BASYS3板上的时钟）和差分I / O的实现存在显着差异。
合成器可以自动推断单端I / O缓冲区，但必须在HDL中直接实例化差分I / O缓冲区。
对于输入缓冲区，您可以在HDL代码中实例化IBUFDS，或者如果您更喜欢IBUFGDS。
注意：IBUFDS和IBUFGDS之间没有区别，但您经常会找到使用IBUFG或IBUFGDS参考时钟输入缓冲区的文档。
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如果没有，你应该在发布之前。太多结果？
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LVDS输入需要同时具有P和N输入以及IBUFDS输入缓冲器的直接瞬时，因为它不能从合成中输出。
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谢谢你的回复。
对不起我的无知，但我不清楚如何做你解释的（我对FPGA很新）。
我查看了用户手册，并在主约束文件中找到了以下内容：
set_property PACKAGE_PIN AD8 [get_ports SI5324_OUT_C_P]
set_property PACKAGE_PIN AD7 [get_ports SI5324_OUT_C_N]
set_property PACKAGE_PIN E19 [get_ports SYSCLK_P]
set_property IOSTANDARD LVDS [get_ports SYSCLK_P]
set_property PACKAGE_PIN E18 [get_ports SYSCLK_N]
set_property IOSTANDARD LVDS [get_ports SYSCLK_N]
根据您的答案，添加用户时钟（AD8和AD7）与添加系统时钟会有所不同吗？
如果一开始，我只想使用系统时钟，我需要将最后四行添加到约束文件中。
IBUFDS，是我在VHDL代码中实例化的模块吗？

术语“用户时钟”和“系统时钟”是设计中的功能的描述，并不重要。
单端I / O（如BASYS3板上的时钟）和差分I / O的实现存在显着差异。
合成器可以自动推断单端I / O缓冲区，但必须在HDL中直接实例化差分I / O缓冲区。
对于输入缓冲区，您可以在HDL代码中实例化IBUFDS，或者如果您更喜欢IBUFGDS。
注意：IBUFDS和IBUFGDS之间没有区别，但您经常会找到使用IBUFG或IBUFGDS参考时钟输入缓冲区的文档。
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万分感谢！
如果其他人都在努力解决这个问题，你需要在你的约束文件中添加以下内容：
set_property PACKAGE_PIN E19 [get_ports clk_p_in]
set_property IOSTANDARD LVDS [get_ports clk_p_in]
set_property PACKAGE_PIN E18 [get_ports clk_n_in]
set_property IOSTANDARD LVDS [get_ports clk_n_in]
IBUFDS组件位于“UNISIM”中，可以实例化为
图书馆;
使用ieee.std_logic_1164.all;
图书馆UNISIM;
使用UNISIM.VComponents.all;
entity main_circuit是 
港口（ 
clk_n_in，clk_p_in：在std_logic中; 
- ...... 
）;
结束main_circuit;
main_circuit的架构行为是 
signal clk：std_logic;
开始 
CLK_IBUFDS：IBUFDS 
通用地图（ 
IOSTANDARD =>“默认” 
） 
港口地图（ 
I => clk_p_in， 
IB => clk_n_in， 
O => clk 
）;  
- ......
最终行为;

当我将差分时钟连接到配置为具有差分输入时钟的MMCM（生成的VHDL代码已连接）时，是否还需要添加此缓冲区： -
库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_unsigned.all;使用ieee.std_logic_arith.all;使用ieee.numeric_std.all;库unisim;使用unisim.vcomponents.all;实体clk_wiz_0 isport（ - 端口时钟
clk_in_p：in std_logic; clk_in_n：in std_logic; - Clock out ports clk：out std_logic; - 状态和控制信号reset：in std_logic; locked：out std_logic）; end clk_wiz_0; architecture xilinx of clk_wiz_0是属性CORE_GENERATION_INFO：string;
xilinx的属性CORE_GENERATION_INFO：architecture是“clk_wiz_0，clk_wiz_v5_1，{component_name = clk_wiz_0，use_phase_alignment = true，use_min_o_jitter = false，use_max_i_jitter = false，use_dyn_phase_shift = false，use_inclk_switchover = false，use_dyn_reconfig = false，enable_axi = 0，feedback_source = FDBK_AUTO，PRIMITIVE
= MMCM，num_out_clk = 1，clkin1_period = 5.0，clkin2_period = 10.0，use_power_down = false，use_reset = true，use_locked = true，use_inclk_stopped = false，feedback_type = SINGLE，CLOCK_MGR_TYPE = NA，manual_override = false}“;组件clk_wiz_0_clk_wizport（ -
端口clk_in_p中的时钟：在std_logic中; clk_in_n：在std_logic中; - 时钟输出端口clk：out std_logic; - 状态和控制信号复位：在std_logic中;已锁定：输出std_logic）;结束组件;开始U0：clk_wiz_0_clk_wiz端口映射（
- 端口时钟clk_in_p => clk_in_p，clk_in_n => clk_in_n， - 时钟输出端口clk => clk， - 状态和控制信号reset => reset，locked => locked）; end xilinx;