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输出时钟信号的首选方法是使用ODDR原语,将两个数据输入设置为常数1和0。
阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题,请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的星)。 |
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yjgao写道:
大家好, 就我而言,GCLK用于clk输入。 我可以将它用于clk输出吗? GCLK概念表明存在从引脚到全局时钟缓冲器的专用路径。 如果你不使用引脚作为时钟输入,那么它只是另一个引脚,它可以用于任何类型的输出。 时钟输出没有什么特别之处。 但是,您可能希望启用DCI系列终止。 ----------------------------是的,我这样做是为了谋生。 |
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>就我而言,GCLK用于clk输入。
我可以将它用于clk输出吗? 每个FPGA系列都有一个引脚分布用户指南,描述每个引脚的功能。 引脚名称描述以“IO”标识开头,用作输入或输出。 如果引脚名称包含“GC”设计,则意味着它还可以连接到设备中的专用时钟资源,但它不会将功能仅限制为全局时钟输入。 Adrian还指出,您应该使用ODDR或ODDR2来驱动设备的时钟。 简单的拓扑结构如下所示。 BUFG - > ODDR(时钟输入,D0 =逻辑_1,D1 =逻辑_0) - > OBUF ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
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只有小组成员才能发言,加入小组>>
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