[问答]

请问有办法将LVDS时钟信号应用于GCLK时钟输入吗？

950 时钟

问答对人有帮助，内容完整，我也想知道答案 0 嗨，是否有可能以某种方式将LVDS时钟信号应用于GCLK时钟输入？以上来自于谷歌翻译以下为原文 Hi, is it possible to apply LVDS clock signals to the GCLK clock inputs somehow? 0
2019-6-25 07:17:54　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报冯琳相关推荐 • 请问GCLK引脚可以用作时钟输出吗？ 4058 • 请问GCLK引脚是否连接到IBUFG？ 1308 • 请问我应该将哪个引脚用于我的时钟信号？ 3071 • 请问FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？ 2328 • 输出时钟是否需要用专用GCLK IO？ 214 • Altera ArriaV LVDS接收AD9653串行AD数据时，时钟与数据会发生错位 9561 • 怎么在GCLK输入引脚上获得最佳时钟路由 1277 • AD9649时钟串入模拟输入端 2312 • 用于AD7626的Virtex-6 lm605板的LVDS时钟不起作用 1885 • 请问AD9516的差分参考输入和外部时钟输入能否为LVDS 2258 1个回答

答案对人有帮助，有参考价值 0 是。您需要选择标记为全局时钟能力（GCLK）的差分对，如： D9 0 TL IO_L34P_GCLK19_0C9 0 TL IO_L34N_GCLK18_0 来自XC6SLX25CSG324包文件。注意正面和负面时钟引脚的两侧需要具有相同的对号，在本例中为“L34” 然后，您需要实例化差分输入缓冲区（IBUFGDS）。查看库有关如何为您的设计输入方法实例化的说明的指南。 - Gabor - Gabor 以上来自于谷歌翻译以下为原文 Yes. You need to pick a differential pair marked as global clock capable (GCLK) like: D9 0 TL IO_L34P_GCLK19_0 C9 0 TL IO_L34N_GCLK18_0 from the XC6SLX25CSG324 package file. Note that the positive and negative sides of the clock pins need to have the same pair number, in this case "L34" Then you need to instantiate the differential input buffer (IBUFGDS). See the libraries guide for instructions on how to instantiate this for your method of design entry. -- Gabor -- Gabor

2019-6-25 07:35:39 评论举报杨玲