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你好！
我对斯巴达6模具中的gclk引脚有一些疑问。 我想将频率从FPGA输出到外部板。 我知道gclk引脚是专用时钟引脚，它们直接连接到bufg。 我尝试在fpga pll的帮助下合成必要的频率并通过gclk输出，但是ISE产生了错误。 ISE提供使用ODDR2组件。 我应用了这个建议。 但是，如果我使用这种方法，我可以使用gpio引脚，它们将像gclk一样，如果comparisoncriteria是信号质量，则偏斜。 我对吗？ 我假设GCLK引脚只能作为输入直接连接到全局时钟网络。 谢谢！ 以上来自于谷歌翻译 以下为原文 Hello! I have some questions about gclk pins in spartan 6 die. I want to output frequency from fpga to external board. I know that gclk pins is dedicated clock pins and they directly connected to bufg. I tried to synthesis necessary frequency with a help of fpga pll and output it through gclk, but ISE generated error. ISE offered to use ODDR2 component. I applied this suggestion. But if i use such method I can use gpio pins and they will be the same like gclk, if comparison criteria is signal's quality, skew. Am I right? And I assume that GCLK pins can directly attach to global clock net only as inputs. Thank you! 
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GCLK引脚是多功能引脚而非专用引脚。
它们也可以用作输入和输出的普通IO。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 GCLK pins are multifunction pins not dedicated pins. They can also be used as normal IO for inputs and outputs.------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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为了澄清mcgett的评论，时钟输出使用标准DDR输出触发器（ODDR2）
存在于任何IOB中（但如果您使用的是工程样本，请小心阅读勘误表 硅）。 因此，使用GCLK引脚作为输出不会带来任何好处。 唯一的优势 对于GCLK引脚，是提供较低的BUFG或DCM输入的专用路径 时钟插入延迟。 因此，您应该使用GCLK引脚作为时钟输入，但任何IO引脚 与其他任何时钟输出一样好。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 Just to clarify mcgett's comments, clock output uses a standard DDR output flop (ODDR2) which exists in any IOB (but be careful to read errata if you're using Engineering Sample silicon). So you don't get any benefit using a GCLK pin as an output. The only advantage for GCLK pins is the dedicated route to the input of a BUFG or DCM that offers lower clock insertion delay. So you should use a GCLK pin for clock inputs, but any IO pin is as good as any other for clock outputs. -- Gabor -- Gabor |
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