[问答]

如何使用TX_ClK_o作为参考时钟来设置输出延迟？

2043 时钟

问答对人有帮助，内容完整，我也想知道答案 0 Xilinx工具：vivado 在图中，TX_CLK_i直接连接到TX_CLK_o。此外，TX_CLK_i将驱动输出数据引脚（TX_DAT）。我想使用输出时钟（TX_CK_o）作为参考时钟，用于设置输出数据引脚（TX_DAT）上的输出延迟但是我找不到约束向导工具中的TX_CL_o和TX_DAT。但是，我使用TX_CLK_i作为参考时钟来设置输出数据引脚（TX_DAT）的输出延迟。我可以找到TX_CLK和TX_DAT inConstraints Wizard Tool。如何使用TX_ClK_o作为参考时钟来设置输出延迟？我可以使用create命令将输出时钟（TX_CK_o）设置为参考时钟，如下所示吗？ “create_clock -period 8.000 -name TX_ClK_o -waveform {0.000 4.000} [get_ports TX_ClK_o]” 谢谢 0
2020-5-1 14:23:59　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报萧昕腾相关推荐 • Xilinx工具vivado使用约束命令时出现警告的解决办法？ 3015 • 请问ML505的Diff_Clk_Out_P_SMA可以作为单个clk输出工作吗？ 1070 • MMCM输出时钟使用什么样的时钟路由资源？ 1631 • 更改时钟频率后，SW Tx UART输出出现乱码 2975 • iMX6UL核心板CPU的ENET1_TX_CLK信号是可以配置成50Mhz时钟输出吗？ 901 • spartan 6时钟转发延迟问题 1107 • xapp1064时钟反馈路径延迟问题 1651 • PLL时钟进行时序约束后的相位问题 7741 • 怎么使用virtex 5上的Block RAM来实现延迟线？ 1105 • 如何理解输出的设置和保持时间？ 1845 1个回答

答案对人有帮助，有参考价值 0 - >>>>我很抱歉上一条消息中有一些打字错误。 Xilinx工具：vivado 在图中，TX_CLK_i直接连接到TX_CLK_o。此外，TX_CLK_i将驱动输出数据引脚（TX_DAT）。我想使用输出时钟（TX_CK_o）作为参考时钟，用于设置输出数据引脚（TX_DAT）上的输出延迟但是我找不到TX_CLK_o和TX_DAT inConstraints Wizard Tool。但是，我使用TX_CLK_i作为参考时钟来设置输出数据引脚（TX_DAT）的输出延迟。我可以找到TX_CLK_i和TX_DAT inConstraints Wizard Tool。如何使用TX_ClK_o作为参考时钟来设置输出延迟？顺便说一句，我可以使用create_clock命令将输出时钟（TX_CK_o）设置为参考时钟，如下所示？ “create_clock -period 8.000 -name TX_ClK_o -waveform {0.000 4.000} [get_ports TX_ClK_o]” 谢谢

2020-5-1 14:29:40 评论举报肖青