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你好 :
我想知道我是否可以使用SMA_DIFF_CLK_OUT_P(ML505上的连接器J12,FPGA引脚J20)作为单个时钟输出来驱动我的外部AD设备? 我在使AD设备工作时遇到了一些麻烦,因为当使用SMA_DIFF_CLK_OUT_P的时钟作为单端时钟源时,它的输出噪声很大。 在ML505处,FPGA引脚J20的时钟频率为54MHz,而且它很乱:请参见附图中带有500M带宽和1Ga / s的示波器。 图片的比例为200mv / Div和5ns / Div。 我很担心如果我的ML505电路板坏了,我不确定该引脚是否只能用作对应FPGA引脚J21的差分时钟输出。 随函附上我的源代码和ucf约束: ================================================== ================== module test_clk54M(i_video_clk,i_reset_n,o_clk_for_ad); 输入i_video_clk;输入i_reset_n; 输出o_clk_for_ad; wire w_clk_buf; wire i_reset_n_buf; wire w_clk_54m; wire w_clk_54m_bufg; //重置输入缓冲区IBUF reset_ibuf(.I(i_reset_n),. O(i_reset_n_buf)); IBUFG video_clk_buf(.I(i_video_clk),. O(w_clk_buf)); DCM_ADV#(。CLKDV_DIVIDE(2.0),. CLKFX_DIVIDE(1),. CLKFX_MULtiPLY(2),. CLKIN_DIVIDE_BY_2(“FALSE”),. CLKIN_PERIOD(37.0),. CLKOUT_PHASE_SHIFT(“NONE”),. CLK_FEEDBACK(“NONE”) ,.DCM_AUTOCALIBRATION(“TRUE”),. DCM_PERFORMANCE_MODE(“MAX_RANGE”),. DESKEW_ADJUST(“SYSTEM_SYNCHRONOUS”),. DFS_FREQUENCY_MODE(“LOW”),. DLL_FREQUENCY_MODE(“LOW”),. DUTY_CYCLE_CORRECTION(“TRUE”),/ /.FACTORY_JF(16'hC080),.FACTORY_JF(16'hF0F0),.PHASE_SHIFT(0),.SIM_DEVICE("VIRTEX5"),STARTUP_WAIT("FOAL"))U_dcm_54m(.CLK0(),.CLK180() ,.CLK270(),. CLK2X(w_clk_54m),. CLK2X180(),. CLK90(),. CLKDV(),. CLKFX(),. CLKFX180(),. DO(),. DRDY(),. LOCKED( ),。PSDONE(),. CLKFB(1'b0),. CLKIN(w_clk_buf),. DADDR(7'b0),. DCLK(1'b0),. DEN(1'b1),. DI(16' h0),。DWE(1'b0),. PSCLK(1'b0),. PSEN(1'b0),. PSINCDEC(1'b0),. RST(~i_reset_n_buf)); BUFG refclk_bufg(.I(w_clk_54m),. O(w_clk_54m_bufg)); assign o_clk_for_ad = w_clk_54m_bufg; endmodule ================================================== =================== CONFIG PART = 5vlx50tff1136-1; Net i_reset_n LOC = E9; Net i_reset_n IOSTANDARD = LVCMOS33; Net i_reset_n PULLUP; Net i_reset_n TIG; ################################################## ###########################时钟限制##################### ################################################## ###### NET i_video_clk LOC =“AG18”; NET i_video_clk IOSTANDARD = LVTTL; NET i_video_clk TNM_NET = i_video_clk; TIMESPEC TS_i_video_clk = PERIOD i_video_clk 37036 ps HIGH 50%; 净o_clk_for_ad LOC = J20;净o_clk_for_ad IOSTANDARD = LVCMOS25;净o_clk_for_ad DRIVE = 2;净o_clk_for_ad SLEW = FAST; ========================== ================================================== |
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4个回答
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使用SMA作为单端而不是差分时,不应有任何明显的降级。
两件事) 1)您复制的约束将驱动强度列为2mA并且转换为FAST。 8mA和SLOW输出接近50欧姆。 2)奇怪波形的可能原因是您的示波器终止。 我的猜测是你可能有AC耦合输入。 请尝试使用高阻抗探头。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
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你好,
关于同样的问题,我有两个问题。 我正在使用ML507板和ISE 11.4。 我正在尝试为外部ADC生成0到80 MHz之间的时钟信号。 我实例化了DCM内核并将输出时钟波连接到GPIO。 时钟频率正常,但时钟波看起来失真。 对于某些DIVIDE MULTIPLY值,波浪看起来很好,但对于其他人看起来很奇怪。 当比率改变时,信号幅度也在变化。 我试图通过改变像SLEW和DRIVE这样的UCF约束来解决问题,但没有任何成功。 我的第二个问题是我几乎没有通过SMA连接器J12输出。 Wave与正弦或方形无关。 此外,看起来有一个1伏的偏移电压。 这可能是由于差分传输所需的一些内部硬件考虑因素吗? 我想使用单端输出。 波的频率是可以的。 如果有人能就这些问题给我建议,我会很高兴的。 先谢谢你。 问候, 瓦伦丁 附: 附加文件包含DCM实例化 这是UCF文件: #由Xilinx架构向导生成#---仅限UCF模板---#将这些属性剪切并粘贴到项目的UCF文件中,如果需要,还是DCM_ADV_INST CLK_FEEDBACK = 1X; INST DCM_ADV_INST CLKDV_DIVIDE = 2.0; #INST DCM_ADV_INST CLKFX_DIVIDE = 4; #INST DCM_ADV_INST CLKFX_MULTIPLY = 3; #INST DCM_ADV_INST CLKIN_DIVIDE_BY_2 = FALSE; #INST DCM_ADV_INST CLKIN_PERIOD = 10.000; INST DCM_ADV_INST CLKOUT_PHASE_SHIFT = NONE; INST DCM_ADV_INST DCM_AUTOCALIBRATION = TRUE; INST DCM_ADV_INST DCM_PERFORMANCE_MODE = MAX_SPEED; INST DCM_ADV_INST DESKEW_ADJUST = SYSTEM_SYNCHRONOUS; INST DCM_ADV_INST DFS_FREQUENCY_MODE = LOW; INST DCM_ADV_INST DLL_FREQUENCY_MODE = LOW; INST DCM_ADV_INST DUTY_CYCLE_CORRECTION = TRUE; INST DCM_ADV_INST FACTORY_JF = F0F0; INST DCM_ADV_INST PHASE_SHIFT = 0; INST DCM_ADV_INST STARTUP_WAIT = FALSE; INST DCM_ADV_INST SIM_DEVICE = VIRTEX5; #define Clock and Reset #SysclkNet CLKIN_IN LOC = AH15;#33 MHz 时钟源#Net CLKIN_IN LOC = AH17;净CLKIN_IN IOSTANDARD = LVCMOS33; #ResetNet RST_IN LOC = E9;净RST_IN IOSTANDARD = LVCMOS33;净RST_IN PULLUP;净RST_IN TIG; #DRP DCM时钟输出引脚NET CLKFX_OUT LOC = H32 | IOSTANDARD = LVCMOS33 | SLEW = FAST; NET CLKFX_OUT_ODDR LOC = J32 | IOSTANDARD = LVCMOS33 | SLEW = FAST | DRIVE = 8; NET CLKDIFF_OUT LOC = J20 | IOSTANDARD = LVCMOS25 | SLEW = SLOW | DRIVE = 8; NET CLK0_OUT LOC = J34 | IOSTANDARD = LVCMOS33 | SLEW = FAST; NET CLKIN_OUT LOC = L33 | IOSTANDARD = LVCMOS33 | SLEW = FAST; #Locked Debug LEDNET LOCKED_OUT LOC = H18 | IOSTANDARD = LVCMOS25; drp_dcm.vhd 5 KB |
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嗨binx,
非常感谢你向我解释这个问题。 我只是将信号连接到J10连接器,它工作:) 振幅的问题可能是由于反射造成的。 再次感谢,祝你有愉快的一天:) 问候, 瓦伦丁 |
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只有小组成员才能发言,加入小组>>
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