请问ML505的Diff_Clk_Out_P_SMA可以作为单个clk输出工作吗？

你好 ：
我想知道我是否可以使用SMA_DIFF_CLK_OUT_P（ML505上的连接器J12，FPGA引脚J20）作为单个时钟输出来驱动我的外部AD设备？
我在使AD设备工作时遇到了一些麻烦，因为当使用SMA_DIFF_CLK_OUT_P的时钟作为单端时钟源时，它的输出噪声很大。
在ML505处，FPGA引脚J20的时钟频率为54MHz，而且它很乱：请参见附图中带有500M带宽和1Ga / s的示波器。
图片的比例为200mv / Div和5ns / Div。
我很担心如果我的ML505电路板坏了，我不确定该引脚是否只能用作对应FPGA引脚J21的差分时钟输出。
随函附上我的源代码和ucf约束：
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module test_clk54M（i_video_clk，i_reset_n，o_clk_for_ad）;
输入i_video_clk;输入i_reset_n;
输出o_clk_for_ad;
wire w_clk_buf; wire i_reset_n_buf; wire w_clk_54m; wire w_clk_54m_bufg;
//重置输入缓冲区IBUF reset_ibuf（.I（i_reset_n）,. O（i_reset_n_buf））;
IBUFG video_clk_buf（.I（i_video_clk）,. O（w_clk_buf））;
DCM_ADV＃（。CLKDV_DIVIDE（2.0）,. CLKFX_DIVIDE（1）,. CLKFX_MULtiPLY（2）,. CLKIN_DIVIDE_BY_2（“FALSE”）,. CLKIN_PERIOD（37.0）,. CLKOUT_PHASE_SHIFT（“NONE”）,. CLK_FEEDBACK（“NONE”）
，.DCM_AUTOCALIBRATION（“TRUE”）,. DCM_PERFORMANCE_MODE（“MAX_RANGE”）,. DESKEW_ADJUST（“SYSTEM_SYNCHRONOUS”）,. DFS_FREQUENCY_MODE（“LOW”）,. DLL_FREQUENCY_MODE（“LOW”）,. DUTY_CYCLE_CORRECTION（“TRUE”），/
/.FACTORY_JF(16'hC080),.FACTORY_JF(16'hF0F0),.PHASE_SHIFT(0),.SIM_DEVICE("VIRTEX5"),STARTUP_WAIT("FOAL"))U_dcm_54m(.CLK0(),.CLK180(）
，.CLK270（）,. CLK2X（w_clk_54m）,. CLK2X180（）,. CLK90（）,. CLKDV（）,. CLKFX（）,. CLKFX180（）,. DO（）,. DRDY（）,. LOCKED（
），。PSDONE（）,. CLKFB（1'b0）,. CLKIN（w_clk_buf）,. DADDR（7'b0）,. DCLK（1'b0）,. DEN（1'b1）,. DI（16'
h0），。DWE（1'b0）,. PSCLK（1'b0）,. PSEN（1'b0）,. PSINCDEC（1'b0）,. RST（~i_reset_n_buf））;
BUFG refclk_bufg（.I（w_clk_54m）,. O（w_clk_54m_bufg））;
assign o_clk_for_ad = w_clk_54m_bufg;
endmodule
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CONFIG PART = 5vlx50tff1136-1;
Net i_reset_n LOC = E9; Net i_reset_n IOSTANDARD = LVCMOS33; Net i_reset_n PULLUP; Net i_reset_n TIG;
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###########################时钟限制#####################
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NET i_video_clk LOC =“AG18”;
NET i_video_clk IOSTANDARD = LVTTL; NET i_video_clk TNM_NET = i_video_clk; TIMESPEC TS_i_video_clk = PERIOD i_video_clk 37036 ps HIGH 50％;
净o_clk_for_ad LOC = J20;净o_clk_for_ad IOSTANDARD = LVCMOS25;净o_clk_for_ad DRIVE = 2;净o_clk_for_ad SLEW = FAST; ==========================
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