完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1139
|
嗨，
引脚为PS UART引脚。 这些不需要在UCF中定义。 fileps7_constraints.ucf通常会为您处理这些端口。 --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
|
嗨，
该文件位于$ XPS_Project / data文件夹中 --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
您的VHDL设计在Zynq-7000器件的PL（可编程逻辑）部分实现，您尝试分配的UART引脚位于Zynq-7000的PS（处理器系统）部分。
你不能编写VHDL代码来使用PS中的资源只有PL。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
|
|
|
|
|
|
嗨，
那么你想在PL中实现UARTLITE内核并通过EMIO引脚来访问PS UART吗？ --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2423 浏览 7 评论
2824 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1193浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
3369
