完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
我最近买了一个新的Zynq xc7z020板。 我的另一块电路板与我目前的设计相得益彰。 然而,当我尝试使用位文件和直接从Vivado的程序管理器中的.ltx文件直接编程PL时,我会收到以下消息: 信息:[Labtools 27-1434]器件xc7z020(JTAG器件索引= 1)的编程设计中没有支持的调试内核。 警告:[Labtools 27-3123]用户扫描链1或3未检测到调试集线器核心。分辨率:1。 确保连接到调试集线器(dbg_hub)内核的时钟是一个自由运行的时钟,并且处于活动状态OR2。 使用-e“set xsdb-user-bscan”手动启动hw_server以检测用户扫描链2或4处的调试集线器。要确定用户扫描链设置,请打开已实现的设计并使用:get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]。 警告:[Labtools 27-1974]设备xc7z020_1中编程的设计与探测文件C:/Users/Arnel/te0720_test_2016.4/validate/validate_97/validate_DIS.runs/impl_1/debug_nets.ltx不匹配。 器件设计有0个ILA内核和0个VIO内核。 探针文件有1个ILA内核和0个VIO内核。分辨率:1。 使用正确的编程文件和相关的探针文件OR2重新编程设备。 转到设备属性并将正确的探针文件与已在设备中编程的编程文件相关联。 使用get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]给出的值为1.我不知道如何确保连接到调试集线器(dbg_hub)内核的时钟是一个自由运行的时钟并且是活动的,或者如何使用-e“set”手动启动hw_server xsdb-user-bscan“检测用户扫描链2或4的调试集线器。任何人都可以说如何实现这些步骤或指向一本更全面解释的手册? 考虑到我的其他电路板已经工作或者我的新电路板是否应该退回,是否值得执行上述步骤? 谢谢,如果有人可以帮助解决上述问题。 AC |
|
相关推荐
4个回答
|
|
嗨@arnelcollins,
此消息通常在PS未启动时出现,因此ILA(如果有的话)不能启动。 如果你不使用PS时钟,PL的剩余部分应该没问题。 您是否可以尝试使用SDK运行任何应用程序(简单的问候语),只是为了让PS启动并再次尝试按照之前的流程对PL进行编程? 希望有所帮助, 问候, FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复,kudo,并接受作为解决方案。 在原帖中查看解决方案 |
|
|
|
嗨@arnelcollins,
此消息通常在PS未启动时出现,因此ILA(如果有的话)不能启动。 如果你不使用PS时钟,PL的剩余部分应该没问题。 您是否可以尝试使用SDK运行任何应用程序(简单的问候语),只是为了让PS启动并再次尝试按照之前的流程对PL进行编程? 希望有所帮助, 问候, FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复,kudo,并接受作为解决方案。 |
|
|
|
嗨弗洛朗,
谢谢,这有很大帮助。 当我使用SDK激活程序时,我可以使用Vivado中的程序管理器重新编程Zynq板。 现在的问题是,如果我关掉电路板,然后重新打开它,我必须使用SDK来重新开始这个过程。 有没有办法一劳永逸地消除这个问题? 我相信这一切都是在我试图错误地对fpga板上的闪存进行编程时开始的。删除配置存储设备并没有帮助。 还有另一种解决问题的方法吗? 谢谢。 |
|
|
|
嗨@arnelcollins,
这不仅仅是zynq如何工作的问题。 使用PL时钟而不是PS时钟(来自zynq的时钟)可能有所帮助。 否则,您需要使用tcl配置zynq,并在SDK中的hw平台中生成tcl文件。 问候, FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复,kudo,并接受作为解决方案。 |
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1133浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 09:44 , Processed in 1.164839 second(s), Total 52, Slave 46 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号