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Zynq xc7z020的pmod时钟上的DC偏移

2828 Zynq

问答对人有帮助，内容完整，我也想知道答案 0 你好！我必须使用Zynq xc7z020 - clg484acx1433从digilent ADC（模数转换器）读取模拟信号，并将采样发送到另一个数字转换DAC（数模转换器）。 digilent ADC和DAC都使用SPI协议。我有一个Verilog / VHDL代码，可以从ADC读取并写入DAC。我检查了三种不同FPGA（Spartan 6 lx9，Spartan 3入门套件和Zedboard）上的代码。该代码适用于所有上述FPGA。几周前，我开始升级设计，以便在aZynq xc7z020 - clg484acx1433上运行。我正面临着这个董事会的一些问题。例如，当我尝试将我的设计合成为以20 MHz运行时，它不起作用，我无法在pmod（外设模块）的输出引脚上看到时钟。例如，如果我以1 MHz的频率合成设计，我可以通过示波器在pmod的输出引脚上看到时钟。此外，时钟信号的幅度约为200mV（DC偏移为1.5V），而其他信号的幅度或多或少接近参考电压3.3V而没有任何DC偏移。我试图将驱动强度更改为更高的值，但它不会改变任何有关低振幅的信息。更确切地说，我意识到当同步频率增加时，与时钟信号相关的Pmod引脚具有DC偏移。随着频率的增加，这种偏移逐渐增加。另外，随着频率的增加，时钟信号的幅度逐渐减小。实际上，我担心超过某个偏移值，DC偏移量大于正确pmod操作的允许阈值。我不明白为什么时钟转发到zynq的外部pmod有DC偏移和低幅度？注：同样的设计可以使用三个名为Spartan6 lx9的Xilinx fpgas，Spartan 3入门套件和Zedboard。所以我在代码中排除了一个问题。我不知道这是否是一个板子问题？你以前遇到过这些问题吗？你用digilent pmod检查了Zynq pmod吗？我希望尽快解决这个问题，以便在我的项目的下一步中继续前进。你能给我一些建议或提示吗？非常感谢你的帮助。欢迎所有建议！谢谢。问候，埃尔韦 0
2020-3-27 10:26:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报傅筹更相关推荐 • 有没有采用看门狗的Zynq XC7Z020复位方案？ 2301 • 如何用xc7z045 FPGA取代xc7z020 FPGA？ 3324 • 如何使用Vivado 2016.4编程新的Zynq xc7z020板？ 3357 • 怎么使用XC7Z020 PS部分的DDR3内置控制器将其连接到2个芯片？ 2687 • Common 17-345找不到功能'Synthesis'和/或设备'xc7z020'的有效许可证 18862 • 哪里获得xc7z015的许可证 2150 • Vivado 2013.3为xc7z020生成比特流失败，出现R6025纯虚函数调用 2919 • 【Z-turn Board试用体验】+zynq各种板卡资源对比 7091 • AXI-timer是否有任何功能可以通过外部脉冲增加TCR计数 1681 • zynq-7z020电源和复位 3456 1个回答

答案对人有帮助，有参考价值 0 你好Anirudh！感谢您的回复。是的，我在谈论Zynq xc7z020上的Pmod连接器 - clg484acx1433。我正在连接正确的信号而我没有使用错误的引脚。我在约束文件中使用以下引脚（ucf）如ug850-zc702-eval-bd.pdf中所述。## Clock pinsNET CLK_P LOC = D18 \| IOSTANDARD =“LVDS_25”; NET CLK_N LOC = C19 \| IOSTANDARD =“LVDS_25”; ############################################ #Digilent PMOD1 PmodAD1（ADC）########################################### NET“SCLK”LOC =“W5”\| IOSTANDARD =“LVCMOS25”; // ADCNET的时钟“CS”LOC =“E15”\| IOSTANDARD =“LVCMOS25”; NET“DIN”LOC =“D15”\| IOSTANDARD =“LVCMOS25”; ############################################# #Digilent PMOD2 PmodDA2（DAC）########################################### NET“SCLK2”LOC =“P17”\| IOSTANDARD =“LVCMOS25”; // DACNET的时钟“SYNC”LOC =“V7”\| IOSTANDARD =“LVCMOS25”; NET“DOUT”LOC =“W10”\| IOSTANDARD =“LVCMOS25”;我正在使用正确的引脚，因为对于低于1 MHz的频率，设计可行。不幸的是，1 MHz对于我的项目而言太小，我无法采样和重建模拟信号。我的目标频率至少为 20 MHz。我能够用上面提到的电路板（Spartan 6 lx9，Spartan 3入门套件和Zedboard）获得这样的频率。对于那些电路板，在增加频率时，我没有观察到时钟上的任何幅度降低和DC偏移。我不知道为什么我对Zynq xc7z020 - clg484acx1433有这种奇怪的行为。请让我知道如何解决这些问题。谢谢。贝斯，赫维

2020-3-27 10:51:18 评论举报薄坤坤