完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好!
我必须使用Zynq xc7z020 - clg484acx1433从digilent ADC(模数转换器)读取模拟信号,并将采样发送到另一个数字转换DAC(数模转换器)。 digilent ADC和DAC都使用SPI协议。 我有一个Verilog / VHDL代码,可以从ADC读取并写入DAC。 我检查了三种不同FPGA(Spartan 6 lx9,Spartan 3入门套件和Zedboard)上的代码。 该代码适用于所有上述FPGA。 几周前,我开始升级设计,以便在aZynq xc7z020 - clg484acx1433上运行。 我正面临着这个董事会的一些问题。 例如,当我尝试将我的设计合成为以20 MHz运行时,它不起作用,我无法在pmod(外设模块)的输出引脚上看到时钟。 例如,如果我以1 MHz的频率合成设计,我可以通过示波器在pmod的输出引脚上看到时钟。 此外,时钟信号的幅度约为200mV(DC偏移为1.5V),而其他信号的幅度或多或少接近参考电压3.3V而没有任何DC偏移。 我试图将驱动强度更改为更高的值,但它不会改变任何有关低振幅的信息。 更确切地说,我意识到当同步频率增加时,与时钟信号相关的Pmod引脚具有DC偏移。 随着频率的增加,这种偏移逐渐增加。 另外,随着频率的增加,时钟信号的幅度逐渐减小。 实际上,我担心超过某个偏移值,DC偏移量大于正确pmod操作的允许阈值。 我不明白为什么时钟转发到zynq的外部pmod有DC偏移和低幅度? 注: 同样的设计可以使用三个名为Spartan6 lx9的Xilinx fpgas,Spartan 3入门套件和Zedboard。 所以我在代码中排除了一个问题。 我不知道这是否是一个板子问题? 你以前遇到过这些问题吗? 你用digilent pmod检查了Zynq pmod吗? 我希望尽快解决这个问题,以便在我的项目的下一步中继续前进。 你能给我一些建议或提示吗? 非常感谢你的帮助。 欢迎所有建议! 谢谢。 问候, 埃尔韦 |
|
相关推荐
1个回答
|
|
你好Anirudh!
感谢您的回复。是的,我在谈论Zynq xc7z020上的Pmod连接器 - clg484acx1433。我正在连接正确的信号而我没有使用错误的引脚。我在约束文件中使用以下引脚(ucf) 如ug850-zc702-eval-bd.pdf中所述。## Clock pinsNET CLK_P LOC = D18 | IOSTANDARD =“LVDS_25”; NET CLK_N LOC = C19 | IOSTANDARD =“LVDS_25”; ############################################ #Digilent PMOD1 PmodAD1(ADC)########################################### NET“SCLK”LOC =“W5”| IOSTANDARD =“LVCMOS25”; // ADCNET的时钟“CS”LOC =“E15”| IOSTANDARD =“LVCMOS25”; NET“DIN”LOC =“D15”| IOSTANDARD =“LVCMOS25”; ############################################# #Digilent PMOD2 PmodDA2(DAC)########################################### NET“SCLK2”LOC =“P17”| IOSTANDARD =“LVCMOS25”; // DACNET的时钟“SYNC”LOC =“V7”| IOSTANDARD =“LVCMOS25”; NET“DOUT”LOC =“W10”| IOSTANDARD =“LVCMOS25”;我正在使用正确的引脚,因为对于低于1 MHz的频率,设计可行。不幸的是,1 MHz对于我的项目而言太小,我无法采样和重建模拟信号。我的目标频率至少为 20 MHz。 我能够用上面提到的电路板(Spartan 6 lx9,Spartan 3入门套件和Zedboard)获得这样的频率。对于那些电路板,在增加频率时,我没有观察到时钟上的任何幅度降低和DC偏移。 我不知道为什么我对Zynq xc7z020 - clg484acx1433有这种奇怪的行为。 请让我知道如何解决这些问题。谢谢。贝斯,赫维 |
|
|
|
只有小组成员才能发言,加入小组>>
2424 浏览 7 评论
2826 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3375 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2465 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1239浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
453浏览 1评论
2008浏览 0评论
732浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-25 16:34 , Processed in 1.378718 second(s), Total 77, Slave 60 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号