基于斯巴达-6设计的LVDS反序列化输出数据延迟

你好，
我一直在一家公司工作，设计一个基于Xilinx FPGA Spartan-6的超声系统。
基本上，FPGA用于控制ADC并接受12位串行输出数据（LVDS_data）。
我完成了这个项目
根据xapp1064的应用程序（serdes_1_to_n_clk_ddr_s8_diff.v andserdes_1_to_n_data_s8_diff.v）。
当反序列化因子设置为6时，我使用ISE-Simulator验证了它。它工作正常，但输出数据总是有
两位延迟。
换句话说，采样数据与原始数据不对齐，导致错误的数据输出。
有没有人对此问题有任何建议或经验？
任何帮助将非常感激。



以下为原文

Hello,
      I have been working in a company to design a ultrasound system which is based on Xilinx FPGA Spartan-6 . Basically, the FPGA is used to control a  ADC and accept the 12bits serial output data (LVDS_data). I have complete this project
according to the application  from xapp1064  (serdes_1_to_n_clk_ddr_s8_diff.v  and serdes_1_to_n_data_s8_diff.v ) .
I verified it  with the ISE-Simulator when the deserialization factor is set to 6. It works fine except the output data always have
two bits delay.  In other words  , the sampling data is not aligned with the original data  which result a wrong data output.
     
Does anyone have a suggestion or experience with this problem?

Any help would be very appreciated.