完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我有一个类似于以下问题的问题://forums.xilinx.com/t5/New-Users-Forum/serialization-using-spartan-6-oserdes/m-p/259034/highlight/true#M1566。 我试图以7:1的比例序列化并使用XAPP1064中显示的示例图15。 我的时钟是100Mhz所以数据将是700Mbps。 行为模拟工作正常。 问题 当我做路径后模拟时......如果数据模式类似于1010101,则在700Mbps时输出不会切换。如果数据较慢,如1100011,输出会切换。如果我将数据速率降低到520Mbps,则发布 无论数据模式如何,-route模拟都能正常工作。 我正在使用ISE14.7和斯巴达6 LX16 -2速度等级。 我距离制作电路板几个月,从未做过类似的设计。 如果其他人已经看到这个问题,那我正在讨论这个问题,只是模拟问题或“真正的”问题。没有错误或警告......我可以看到高速io时钟和serdestrobe。 我创建了一个非常简化的测试案例,只有一个LVDS通道和tbench。 要传输的数据可以在TB中更改。 谢谢你的帮助。 Test_LVDS.zip 31 KB 以上来自于谷歌翻译 以下为原文 Hi, I have an issue similar to the one here http://forums.xilinx.com/t5/New- ... ghlight/true#M1566. I am trying to serialize with a 7:1 ratio and used the example shown in XAPP1064 Fig 15. My clock is 100Mhz so the data will be 700Mbps. Behavioral simulation works fine. The problem is when I do a post-route simulaiton... At 700Mbps the outputs will not switch if the data pattern is something like 1010101. The outputs do switch if data is slower such as 1100011. If I slow the data rate down to 520Mbps then post-route simulation works fine no matter the data pattern. I am using ISE14.7 and spartan 6 LX16 -2 speed grade. I am months away from making a board and have never done a similar design. I'm wodering if anyone else has seen this and wether it's a simulation issue only or a "real" problem. There are no errors or warnings... I can see the high speed io clock and the serdestrobe. I have created a very stripped down test case with only one LVDS lane and tbench. The data to be transmitted can be changed in the TB. Thanks for any help. Test_LVDS.zip 31 KB |
|
相关推荐
7个回答
|
|
您是否正在使用Xilinx评估板或定制板?
如果您使用评估板,请告知我们评估板部件号。 _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 以上来自于谷歌翻译 以下为原文 Are you tryiung with Xilinx evaluation board or your custom board? If you are using evaluation board then please let us know evaluation board part number. ________________________________________________ Please mark this post as an "Accept as solution" in case if it helped to resolve your query. So that it will help to other forum users to directly refer to the answer. Give kudos to this post in case if you think the information is useful and reply oriented. |
|
|
|
嗨umamahe,
我还没有尝试过实际的芯片,只是模拟。 但是,我会使用自定义板。 我担心的是路由后模拟,因为它表明输出没有像我在第一篇文章中所描述的那样切换。 谢谢。 以上来自于谷歌翻译 以下为原文 Hi umamahe, I have not tried it out on actual silicon yet, just simulation. I will, however, be using a custom board. My concern is regarding post-route simulation as it indicates outputs are not switching as described in my first post. Thanks. |
|
|
|
MODS的,
这个问题没有解决。 不确定它是如何标记解决的。 谢谢 以上来自于谷歌翻译 以下为原文 Mods, This issue is not solved. Not sure how it was marked solved. Thanks |
|
|
|
alrodrig写道:
嗨, 我有一个类似于以下问题的问题://forums.xilinx.com/t5/New-Users-Forum/serialization-using-spartan-6-oserdes/m-p/259034/highlight/true#M1566。 我试图以7:1的比例序列化并使用XAPP1064中显示的示例图15。 我的时钟是100Mhz所以数据将是700Mbps。 行为模拟工作正常。 问题 当我做路径后模拟时......如果数据模式类似于1010101,则在700Mbps时输出不会切换。如果数据较慢,如1100011,输出会切换。如果我将数据速率降低到520Mbps,则发布 无论数据模式如何,-route模拟都能正常工作。 我正在使用ISE14.7和斯巴达6 LX16 -2速度等级。 我距离制作电路板几个月,从未做过类似的设计。 如果其他人已经看到这个问题,那我正在讨论这个问题,只是模拟问题或“真正的”问题。没有错误或警告......我可以看到高速io时钟和serdestrobe。 我创建了一个非常简化的测试案例,只有一个LVDS通道和tbench。 要传输的数据可以在TB中更改。 谢谢你的帮助。 设计是否符合时序要求? 你的时间限制是否正确? ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 alrodrig wrote:Does the design meet timing requirements? Are your timing constraints correct? ----------------------------Yes, I do this for a living. |
|
|
|
@alrodrig我把帖子取消标记为答案。克里希纳
-------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题,请“接受为解决方案”。给予您认为有用的帖子。 以上来自于谷歌翻译 以下为原文 @alrodrig I unmarked the post as an answer. Regards, Krishna----------------------------------------------------------------------------------------------- Please mark the post as "Accept as solution" if the information provided answers your query/resolves your issue. Give Kudos to a post which you think is helpful. |
|
|
|
感谢您的回复bassman59
我在设计中只指定了一个时序约束,即输入时钟,100Mhz HIGH 50%。 设计符合时间要求,工具增加了三个额外的约束条件,所有这些都得到了满足。 第一篇文章中附带的项目仅包含时钟发生器(BUFIO2,PLL,BUFPLL)和一个LVDS通道......就像我可以做这个“测试”案例一样简单。 时间得到满足& 没有错误或警告。 我错过了什么吗? 以上来自于谷歌翻译 以下为原文 Thanks for your reply bassman59 I have specified only one timing constraint in the design and that is for the input clock, 100Mhz HIGH 50%. The design meets timing and the tools add three additional constraints, all of which are met. The project attached in the first post contains only the clock generator (BUFIO2, PLL, BUFPLL) and one LVDS lane... as simple as I could make this "test" case. Timing is met & there are no errors or warnings. Am I missing something? |
|
|
|
对于任何可能感兴趣的人......
我尝试过真正的硅片(LX16 -2)高达120Mhz * 7 = 840Mbps,一切正常。 看起来这只是后期路线模拟的问题。 以上来自于谷歌翻译 以下为原文 For anyone that might be interested... I have tried with real silicon (LX16 -2) up to 120Mhz *7 = 840Mbps and everything works fine. It appears it is an issue with post route simulation only. |
|
|
|
只有小组成员才能发言,加入小组>>
2322 浏览 7 评论
2734 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2219 浏览 9 评论
3296 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2369 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
657浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
465浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
228浏览 1评论
671浏览 0评论
1865浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-10-2 06:07 , Processed in 1.359738 second(s), Total 58, Slave 52 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号