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大家好,
我正在使用gtp_clk_out [0]并将clk_out_gtp_sel设置为CLKREFPLL。 我想这个输出是frereun,不受影响,不需要重置运行。 我对吗? 因为我有间歇性死钟。 有时我没有得到任何时钟输出。 任何有经验的gurucan确认此输出是免费运行的吗? 谢谢! 杰夫 以上来自于谷歌翻译 以下为原文 Hello guys, I'm using gtp_clk_out[0] and set clk_out_gtp_sel to CLKREFPLL. I suppose this output is freerun, not affected by and not require any reset to run. Am I right? Cos I'm having intermitten dead clock. Sometimes I don't get any clock output. Any experienced guru can confirm that this output is free run? Thanks! Jeff |
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4个回答
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嗨,
:D:D 那么,打开fpga编辑器并检查GTP磁贴的连接,我发现ref时钟如何与CLK10和CLK11端口绑定,尽管在我的设计中,我将这些端口连接到GND并将refclk馈送到CLK00和 CLK01。 进一步追踪,我发现ref clk引脚被分配给MGTREFCLK1对,实际上,我正在使用MGTREFCLK0对。 所以...它在ucf中输出了一个拼写错误,并且CLK引脚没有被正确约束 有时候我很幸运。 谢谢!!! 周末愉快! 杰夫 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, :D :D Well, open up the fpga-editor and check the connection of the GTP tile, i found out that the ref clock was some how tied to CLK10 and CLK11 port although in my design, i tied those ports to GND and feed the refclk to CLK00 and CLK01. Tracing further, i found that the ref clk pin is assigned to MGTREFCLK1 pair when in fact, i'm using MGTREFCLK0 pairs. So ... it turns out a typo in the ucf and the CLK pins are not properly constrained I was lucky when it worked sometimes. Thank you!!! Have a nice weekend! Jeff View solution in original post |
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在以后的帖子中,请使用Xilinx工具或文档中的精确措辞
家庭 - > Spartan-6 LXT gtp_clk_out [0] - > GTPCLKOUT [0] clk_out_gtp_sel - > CLK_OUT_GTP_SEL CLKREFPLL - > REFCLKPLL 如果此时钟是间歇性的,则意味着您提供给设备的参考时钟是间歇性的。 你怎么判断它是断断续续的? ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 In future post please use the EXACT wording as found in the Xilinx tools or documentation Family -> Spartan-6 LXT gtp_clk_out[0] -> GTPCLKOUT[0] clk_out_gtp_sel -> CLK_OUT_GTP_SEL CLKREFPLL -> REFCLKPLL If this clock is intermittent than that would mean that the reference clock that you have provided to the device is intermittent. How are you determining that it is intermittent? ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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你好Mcgett,
我对不准确的措辞道歉。 是的,我的意思是: 家庭 - > Spartan-6 25LXT gtp_clk_out [0] - > GTPCLKOUT [0] clk_out_gtp_sel - > CLK_OUT_GTP_SEL CLKREFPLL - > REFCLKPLL 我的系统是这样的: 外部OSC - > GTP REFCLK PIN - > GTP --GTPCLKOUT [0] - > BUFIO2 - > clk0 clk0 - > BUFGMUX(CLK_SEL_TYPE - > ASYNC) - > clk1 clk0 - > DCM clk0 - > PLL 我提起了董事会。 我确实用范围检查了振荡器。 - 它最初工作,然后当我尝试调试其他东西时,在构建之后,clk1停止,没有clk1输出。 chipcope说clk1已经停止了。 - 然后,我删除了我的BUFGMUX并更改为BUFG,以检查clk0是否正在运行,然后在该构建工作之后。 所以我以为我的BUFGMUX导致了这个问题。 - 现在,当我调试其他东西时,clk1再次停止,而我仍在使用bufg。 - 从GTP Refclk引脚到clk1的路径是直截了当的,我不明白为什么clockstops。 它总是在构建之后发生。 一个可以持续工作的构建工作。卡住的构建卡住了。 感谢您的关注。 我担心我的架构存在缺陷。 我错过了启动过程正常工作的任何内容吗? 问候, 杰夫 以上来自于谷歌翻译 以下为原文 Hello Mcgett, My apology for inaccurate wordings. Yah, I meant : Family -> Spartan-6 25LXT gtp_clk_out[0] -> GTPCLKOUT[0] clk_out_gtp_sel -> CLK_OUT_GTP_SEL CLKREFPLL -> REFCLKPLL My system goes like this: External OSC --> GTP REFCLK PIN --> GTP -- GTPCLKOUT[0] --> BUFIO2 --> clk0 clk0 --> BUFGMUX (CLK_SEL_TYPE--> ASYNC) --> clk1 clk0 --> DCM clk0 --> PLL I'm bring up the board. I did check oscillator with a scope. - It works initially, then when I'm trying to debug something else, after a build, clk1 stops, no clk1 output. chipscope says clk1 has stopped. - Then, I removed my BUFGMUX and change to BUFG, to check if clk0 is running then after that build it worked. so I thought my BUFGMUX is causing the problem. - Now, when I'm debugging something else, then clk1 stops again while i'm still using bufg. - The path from GTP Refclk pins to clk1 is straight forward, I don't understand why the clock stops. It always happens after a build. A build that works consistently works. the one that is stuck keeps getting stuck. Thank you for your attention. I'm afraid that my architecture is flawed. Am i missing anything for the start-up process to work properly? Regards, Jeff |
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BUFIO2的输出应直接连接到DCM和PLL(不确定为什么要使用两者),而不是通过BUFGMUX。
您是否将DCM和PLL置于复位状态,然后在配置完成后释放? 如果不是那么你应该。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 以上来自于谷歌翻译 以下为原文 The output from the BUFIO2 should be going straight to the DCM and PLL (not sure why you are using both) and not through the BUFGMUX. Are you holding the DCM and PLL in reset and then releasing after the configuration has been completed? If not then you should. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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只有小组成员才能发言,加入小组>>
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