完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
在时钟源上方或下方有四个或更多个区块是可以的。
你刚才 实际上无法将时钟连接到超过三个磁贴的那些磁贴 远。 如果您需要将时钟应用于7个以上的图块，则需要缓冲 它并将其应用于多个参考时钟输入。 - Gabor - Gabor |
|
|
|
|
|
是的，你正确地理解了这一点。
在V-5中，您可以使用单个REFCLK输入获取的双瓦片的最大数量为7（上面3个，refclk进入1个瓦片，下面3个瓦片）。 如果你有8个瓷砖需要提供refclk，你需要至少2个参考时钟。 |
|
|
|
|
|
好的，谢谢你的回复。
我完全按字面意思阅读文档，所以当它只说明上下瓷砖的数量不能超过三个而不是一个REFCLK来源的瓷砖数量不能超过上下三个时，我需要澄清。 问题解决了。 - 杰夫 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2380 浏览 7 评论
2797 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2262 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2428 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1418
评论
淘帖
3335
