[问答]

MUX 4的输出时钟有一个影响GTP PLL锁定状态的抖动该怎么办？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我正在使用GTP进行项目。 GTP的时钟在GTP SMA端口（2V5 LVPECL）。但是，MUX 4的输出时钟有一个影响GTP PLL锁定状态的抖动。有人帮我吗？我做错了什么？提前致谢！罗马 0
2019-10-14 07:39:30　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报刘庸宏相关推荐 • GTP PLL锁定问题 2393 • 在spartan-6 GTP中RXRECCLK的抖动是多少 1489 • 微控制时钟抖动如何改善？ 1440 • 请问如何在一个quartust里调用多个PLL 5243 • 测量PLL锁定时间的方法有哪几种？ 1962 • PLL锁定指示电路设计有什么技巧？ 1903 • 传输线为2～5米产生的附加抖动易引起锁相环失锁吗？ 1980 • Artix 7时钟同步怎么实现 1307 • 请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢 6037 • AD9364 DATA_CLK送入FPGA，FPGA内部，为什么PLL不能锁定？ 3372 2个回答

答案对人有帮助，有参考价值 0 您是否正在尝试使用AC701工厂提供的参考设计？如果您的答案是肯定的，那么请告诉我们您正在尝试的参考设计？如果是自定义（您自己的）设计，则可能与电路板硬件不匹配。请检查。 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。

2019-10-14 08:03:25 评论举报张颖

答案对人有帮助，有参考价值 0 是的，我尝试使用AC701工厂提供的参考设计。我不知道你使用哪个参考设计是什么意思。你的意思是S / N号码吗？提前致谢！

2019-10-14 08:11:54 评论举报史乃原