[问答]

Xilinx ISE MAP报告如何验证优化是否正常

1608 ISE

问答对人有帮助，内容完整，我也想知道答案 0 喜我正在经历一个我已经实现的设计，并且在地图报告中，在优化的块部分中，我有以下几种方式编写的相当多的行 - 地图报告中的优化块部分 - GND XYZ / modeule_name / sub_module1 / sub_module2 / GND VCC XYZ / modeule_name / sub_module1 / sub_module2 / VCC LUT1 ABC / DEF / MODULE_NAME / sub_module_name / _outextlut 优化为1 等等我可以在MAP报告中理解无源信号/逻辑修整等，但上述内容是什么意思？这是否意味着我的设计中的整个模块已被移除并绑定到GND或VCC ??? 另外，我如何验证上面的块优化是否正常，我的设计仍然适用于上述块优化？请告诉我...我正在使用xilinx ise 14.1 ž。以上来自于谷歌翻译以下为原文 hi, i was going through a design I have implemeted and in the map report, in the optimimized blocks section, I have quite a few lines written in the following manner - optimized blocks section in map report - GND xyz/modeule_name/sub_module1/sub_module2/GND VCC xyz/modeule_name/sub_module1/sub_module2/VCC LUT1 abc/def/module_name/sub_module_name/_outextlut optmized to 1 etc. i can understand sourceless signal/logic trimming etc. in the MAP report but what does the above signify? does it mean entire blocks in my design have been removed and tied to GND or VCC??? also, how can i verify that the above block optmization is OK and my design will still work with the above block optimizations? do let me know ... i am using xilinx ise 14.1 z. 0
2019-3-27 10:25:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报李昕萌相关推荐 • Xilinx是否有关于MAP流程各阶段的详细开放文档？ 2475 • MAP 13.1在运行时链接错误 2410 • Xilinx ISE中的报告未更新 2056 • ise 13.2 ubuntu 64地图失败 1302 • 是否可以从Xilinx ISE 10.1升级到Xilinx ISE 11.1而无需付费？ 2525 • 如何使用Xilinx ISE和Chipscope使用Vitex 5板进行测试和验证？ 1241 • Xilinx是否提供任何手册来开发其ISE工具的插件？ 1277 • VCS可以验证FPGA RAMB的INIT初值吗？谢谢 2673 • 购买的EDK许可证未在ISE 14.7中得到承认 4074 • 如何获得Xilinx ISE 10.1的注册ID？ 4930 1个回答

答案对人有帮助，有参考价值 0 嗨，请检查技术原理图和翻译后报告。翻译后模拟的输出是什么？是按预期的吗？ “另外，我如何验证上面的块优化是否正常，我的设计仍然适用于上述块优化？” - >请检查路线后模拟。谢谢， Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉（右边提供的星号）并回复.---------------------------------------------- ------------------------------------------------ 以上来自于谷歌翻译以下为原文 Hi, please check technology schematic and post-translate report. what is the output of post-translate simulation? is it as expected? "also, how can i verify that the above block optmization is OK and my design will still work with the above block optimizations?" ->please check post route simulation. thanks, Shreyas ---------------------------------------------------------------------------------------------- Try to search answer for your issue in forums or xilinx user guides before you post a new thread. Kindly note- Please mark the Answer as "Accept as solution" if information provided solves your query. Give Kudos (star provided in right) to a post which you think is helpful and reply oriented. ----------------------------------------------------------------------------------------------

2019-3-27 10:39:29 评论举报王文霞