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电子发烧友论坛
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当我在ISE 11上执行MAP时，过程进入“阶段9.8。全局放置”，然后在此阶段运行数小时。
我无法决定，在我的设计中要优化什么，因为我无法弄清楚MAP引擎在这么长时间内试图解决的问题。 因此，我的问题是：“Xilinx是否有关于MAP流程各阶段的详细开放文档？” 我找不到一个。 以上来自于谷歌翻译 以下为原文 When I do MAP on ISE 11, the process goes up to "Phase 9.8. Global Placement" and then runs for hours in this phase. I can not decide, what to optimize in my design, because I can not figure out, what problem MAP engine tries to solve in such a long time. Hence, my question: "do Xilinx have any open documentation about phases of MAP process in detail?" I have failed to find one. 
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6个回答
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嗨，
据我所知，没有关于MAP阶段的详细文档。 但是，一旦完成，MAP就会运行数小时并不罕见。 您能否提供一些有关您的设计的更多信息：FPGA，最大时钟频率，设计的使用方式，是否布局规划。 谢谢， 叶夫根 以上来自于谷歌翻译 以下为原文 Hi, As far as I know, there isn't detailed documentation on the MAP phases. But it's not unusual that MAP is running for hours, as soon as it completes. Can you provide some more information about your design: what FPGA, max clock frequency, how utilized the design is, is it floorplanned. Thanks, Evgeni |
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您是否有任何全局资源放置限制（如时钟引脚，BUFG）？
如果是这样，请尝试通过删除这些约束来运行设计。 这有助于缩小问题范围。 您是否也可以尝试使用更大的设备，在设备中安装设计可能会遇到一些问题？ 请试试这两个选项。 谢谢 以上来自于谷歌翻译 以下为原文 Do you have any global resources placement constraints (like clock pins, BUFG)? if so can you please try running the design by removing these constraints. this helps to narrow down the issue. Can you also try with the bigger device, there may be some problem with fitting the design in the device? please try with this two options. Thanks |
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全局展示位置阶段会尝试在本地展示位置之后对您的设计进行全局展示。
如果设备很大或者使用更大的设备，通常需要时间。 您也可以尝试使用最新版本的工具（12.4）。 没有ucf的尝试可以给出一个暗示，如果它的约束抑制了放置器设计问题。 以上来自于谷歌翻译 以下为原文 Global placement phase tries to do a global placement of your deisgn mostly after the local placement. It usually takes time if the deisgn is huge or if you use a larger device. You could also try in the latest version of tools( 12.4). Trying without the ucf could give an hint if its the constraints inhibiting the placement or deisgn issue. |
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我的设备是Virtex 4 sx55。
我的设计利用率很高：76％LUT，62％FF，97％RAMB，DSP48 75％。 25万网。 这就是为什么我需要为我提供优化优先级的提示。 时序仅为80 MHz。 我只为RAMB，DSP和端口制作了floorplannig来直接实现，而不是严格限制它。 附： 经过一夜的计算，MAP报告我无法放置FF。 它似乎很奇怪，因为有足够的空间让FF离开，它们根本没有受到限制。 以上来自于谷歌翻译 以下为原文 My device is Virtex 4 sx55. My design is heavily utilized: 76% LUT, 62% FF, 97 % RAMB, DSP48 75%. 250 000 nets. And that is why I need a hint about optimization priorities for me. Timing is only 80 MHz. I made floorplannig only for RAMBs, DSPs and ports to direct implementation, not constraining it too strictly. P.S. After a night calculating, MAP reported me it was unable to place FFs. Its seems strange, since there is enough room for FFs left and they were not constrained at all. |
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附：
经过一夜的计算，MAP报告我无法放置FF。 它似乎很奇怪，因为有足够的空间让FF离开，它们根本没有受到限制。 这可能是因为有太多独特的控制集。 请记住，每个切片只允许一个唯一的控件集，因此FF可能会被闲置。 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 以上来自于谷歌翻译 以下为原文 P.S.After a night calculating, MAP reported me it was unable to place FFs. Its seems strange, since there is enough room for FFs left and they were not constrained at all. That might be because there are too many unique control sets. Remember that only one unique control set is allowed per slice, so FFs might go unused. Adrian Please google your question before asking it. If someone answers your question, mark the post with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left). |
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http://www.xilinx.com/support/answers/35539.htm
在Place上找到这个答案：543错误，让我们深入了解工具放置FF时可能遇到的问题。 以上来自于谷歌翻译 以下为原文 http://www.xilinx.com/support/answers/35539.htm Check out this answer on Place:543 error giving insight on why tool might have problems placing FFs. |
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只有小组成员才能发言，加入小组>>
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