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我是7系列FPGA的新手。
最近开始使用Xilinx VC707板。 在此之前，我曾经在Virtex 5上工作。 我有一个ISE项目，使用Xilinx ISE和Chipscope使用Vitex 5板进行测试和验证。 我想使用Vivado为VC707板开发相同的项目。 但我对差分时钟感到困惑。 在virtex 5的情况下，我的顶部模块中只有一个时钟引脚连接到硬件晶体。 现在确定如何修改我的顶级模块以适应差分时钟。 是否可以仅使用CLK_P ..并将其路由到顶部模块时钟？ 
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2个回答
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您好，您可以在7系列器件中使用IBUFGDS原语，该器件用于在设计内部将差分输入时钟信号转换为单端输出时钟信号。
请查看UG下面的第177页，以了解有关此缓冲区的更多详细信息：http：//www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/7series_hdl.pdf 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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S，
查看您的主板的任何一个示例设计。 如果振荡器是差分振荡器，那么它使用两个引脚，所以你必须这样做。 从我的设计，在另一个板上： 输入clk300_p，输入clk300_n， 300 MHz输入时钟，差分。 在我的verilog顶级模块中， 然后，在模块的后面： IBUFGDS diffrx（.I（clk300_p）,. IB（clk300_n）,. O（sysclk_before_cmt））; IBUFGDS（时钟的差分输入引脚对，然后在内部以sysclk_before_cmt的形式输出时钟）， 然后在约束中： #clock inputsset_property PACKAGE_PIN G30 [get_ports clk300_p] set_property IOSTANDARD SUB_LVDS [get_ports clk300_p] set_property PACKAGE_PIN F30 [get_ports clk300_n] set_property IOSTANDARD SUB_LVDS [get_ports clk300_n] 告诉工具使用哪个引脚，以及IO标准。 在VHDL中，语法不同，但约束条件相同...... Austin Lesea主要工程师Xilinx San Jose |
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只有小组成员才能发言，加入小组>>
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