完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
10523
|
在我合成一个设计之后，我发现估计BUFG的使用率是44，但是设备只有32个。所以我想我必须减少我手动使用的BUFG的数量。
但是第一步是我需要在哪里使用这些BUFG，所以在打开合成设计之后，我怎样才能找到使用这些BUFG的位置？ 我可以用更一般的方式问这个问题，如何检查我在设计中使用原始组件的位置？ 提前致谢。 以上来自于谷歌翻译 以下为原文 After I synthesis a design, I found the estimate BUFG usage is 44 but the device only has 32. So I think I have to reduce the amount of BUFG I used manually. But the first step is I need where I use these BUFGs, so after I open the synthesised design, how can I find where I use these BUFG? I can ask this question in a more general way, how can I check where I use the primitive component inside my design? Thanks in advance. 
0
|
|
相关推荐
7个回答
|
|
|
|
|
|
|
|
|
您可以在Planahead中打开合成设计。
然后使用BUFG搜索实例。 它将显示所有使用的BUFG。 以上来自于谷歌翻译 以下为原文 You can open the synthesized design in Planahead. and then do a search for instances with BUFGs. It will show all the BUFGs thats used. |
|
|
|
|
|
你的意思是命令如下：get_cells -hirarchical * bufg？如果我们需要使用这样的命令，这取决于BUFG的所有实例我用“bufg”命名它们，如果我没有这样命名它们，这个命令将
不行，我想，对吧？非常感谢。 以上来自于谷歌翻译 以下为原文 Do you mean the command like: get_cells -hirarchical *bufg ? If we need use command like this, that depends on all the instances of BUFGs I named them with "bufg", if I didn't name them like that, this command will not work, I think, right? Thanks so much. |
|
|
|
|
|
|
|
|
|
|
|
哦，你使用的是PlanAhead。
我在Vivado找到它，“ctrl + F”在设计开启后。非常感谢。 以上来自于谷歌翻译 以下为原文 Oh, you use is PlanAhead. I find it in Vivado, "ctrl+F" after design is opened. Thanks very much. |
|
|
|
|
|
buddha1987写道：
在我合成一个设计之后，我发现估计BUFG的使用率是44，但是设备只有32个。所以我想我必须减少我手动使用的BUFG的数量。 但是第一步是我需要在哪里使用这些BUFG，所以在打开合成设计之后，我怎样才能找到使用这些BUFG的位置？ 我可以用更一般的方式问这个问题，如何检查我在设计中使用原始组件的位置？ 提前致谢。 应该有某种文本综合报告详细说明时钟缓冲区的使用情况。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 buddha1987 wrote:There should be some kind of text synthesis report detailing the clock buffer usage. ----------------------------Yes, I do this for a living. |
|
|
|
|
|
我没有在Vivado找到它。
但是通过查找工具的帮助，我可以清楚地找到BUFG的实例。谢谢。 以上来自于谷歌翻译 以下为原文 I didn't find it in Vivado. But with the Find tool helps, I can locate where I instance the BUFG clearly. Thanks. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2427 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
7392
