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嗨,
我正在从事基于Ultrascale FPGA的项目,其中包含一些巨大的硬件资源通道。 在使用pblocks约束之后,在pblock绘制期间,我在FPGA资源的某些区域中定义相同大小的pblock时遇到了奇怪的问题。 附图显示我的pblocks。 在第三个到第二个存在之后添加新的相同形状的pblock会产生尺寸和放置pblock矩形的问题。 由于这种情况,它迫使我在pblocks之间定义一些空白位置并解决了这个问题。 我的问题是,当我们知道FPGA是门阵列IC时,为什么会出现这个问题? 谢谢你提前 问候 以上来自于谷歌翻译 以下为原文 Hi, I'm engaged in an Ultrascale FPGA based project with some huge hardware resource same channels. After Constraining with pblocks, during pblock drawing, i have strange problems for defining same size pblocks in some area of FPGA resources. Attached image shows my pblocks. Appending new same-shaped pblocks after third one to two existings yields problems for sizing and placing pblock rectangle. Due to this case, it force me to define some blank place between pblocks and this problem solved. My question is that why this problem arised when we know that FPGA is a Gate Array IC? Thanks for advance Regards |
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1个回答
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@ mhmontazeri61
你能不能详细说明“在第三个到第二个存在之后添加新的同形pblock会产生尺寸和放置pblock矩形的问题”? 你看到任何错误信息吗? FYI:HTTPS://www.xilinx.com/video/hardware/design-analysis-floorplanning-with-vivado.html --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 @mhmontazeri61 Can you please elaborate more on "Appending new same-shaped pblocks after third one to two existings yields problems for sizing and placing pblock rectangle"? Are you seeing any error message? FYI: https://www.xilinx.com/video/hardware/design-analysis-floorplanning-with-vivado.html --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. --------------------------------------------------------------------------------------------- |
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