unroutable连接类型：BUFG驱动SLICE

嗨，
我使用virtex7 xc7vx690t来运行P＆amp; R但总是得到unrouted网络的错误。
但我发现报道的错误是“BUFG驱动SLICE”。
我认为BUFG是全球时钟资源，它可以驱动FPGA中的任何逻辑。
对？
那为什么报告错误？
Post Initial-Routing Verification --------------------------------- CRITICAL WARNING：[Route 35-54] Net：U_clock_gen
/ rclk未完全路由。解决方案：运行report_route_status以获取更多信息。紧急警告：[Route 35-54] Net：U_u_iip_wrapper / U_3 / U_3_clk / U_3_clk_mux_dft_mac2_clk / mac_clk未完全路由。解决方案：运行report_route_status以获取更多信息。
Unroutable connection类型：----------------------------类型1：BUFGCTRL.O-> SLICEM.CLK ----- Num Open
网：67 -----代表网：网[35] U_clock_gen / rclk ----- BUFGCTRL_X0Y20.O  - > SLICE_X146Y250.CLK -----驱动程序术语：U_clock_gen / U_rclk / O加载项[15481]：
U_clock_gen / U_3_sync_ctl_powerdown / async_inst.U_bcm41_w_async_rst / U_SYNC / GEN_FST2.U_SAMPLE_META_2 [1] / sample_meta / CType 2：BUFGCTRL.O-> SLICEL.CLK ----- Num Open nets：57 -----代表网：净[
35] U_clock_gen / rclk ----- BUFGCTRL_X0Y20.O  - > SLICE_X123Y250.CLK -----驱动程序术语：U_clock_gen / U_rclk / O加载项[15480]：U_clock_gen / U_3_sync_ctl_powerdown / async_inst.U_bcm41_w_async_rst / U_SYNC / GEN_FST2.U_SAMPLE_META_2
[0] / sample_meta / C



以下为原文

Hi ,
I use virtex7 xc7vx690t to run a P&R but always got the error of unrouted nets.
But I found the reported error was saying " BUFG  drives SLICE". I think BUFG is global clock resource and it can drive any logic in the FPGA. Right? Then why it reported the error?

Post Initial-Routing Verification
---------------------------------
CRITICAL WARNING: [Route 35-54] Net: U_clock_gen/rclk is not completely routed.
Resolution: Run report_route_status for more information.
CRITICAL WARNING: [Route 35-54] Net: U_u_iip_wrapper/U_3/U_3_clk/U_3_clk_mux_dft_mac2_clk/mac_clk is not completely routed.
Resolution: Run report_route_status for more information.
Unroutable connection Types:
----------------------------
Type 1 : BUFGCTRL.O->SLICEM.CLK
-----Num Open nets: 67
-----Representative Net: Net[35] U_clock_gen/rclk
-----BUFGCTRL_X0Y20.O -> SLICE_X146Y250.CLK
-----Driver Term: U_clock_gen/U_rclk/O Load Term [15481]: U_clock_gen/U_3_sync_ctl_powerdown/async_inst.U_bcm41_w_async_rst/U_SYNC/GEN_FST2.U_SAMPLE_META_2[1]/sample_meta/C
Type 2 : BUFGCTRL.O->SLICEL.CLK
-----Num Open nets: 57
-----Representative Net: Net[35] U_clock_gen/rclk
-----BUFGCTRL_X0Y20.O -> SLICE_X123Y250.CLK
-----Driver Term: U_clock_gen/U_rclk/O Load Term [15480]: U_clock_gen/U_3_sync_ctl_powerdown/async_inst.U_bcm41_w_async_rst/U_SYNC/GEN_FST2.U_SAMPLE_META_2[0]/sample_meta/C