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为什么BUFG驱动DSP48E1的CE会出现问题？
警告：LIT：683 - DSP48E1符号“Inst_control_loop / u_Subsystem11 / Mmult_Product1_mul_temp”具有一个或多个由BUFG / BUFH / BUFR驱动的CE引脚。 这可能导致不可路由的情况。 的确，路由器无法完成。 推荐解决方案 我有一组滤波器，乘法器（缩放块），基本时钟频率为66MHz，但采样率非常慢，为80kHz。 全局CE（采样率为80kHz）用于管道触发器和DSP模块。 赢得XP，ISE 13.2。 
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7个回答
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b，
需要知道什么系列：V4，V5，V6,7系列，Spartan 3,3E，3A，6？ 有些家庭能够使用BUFG来路由除时钟之外的信号，有些则不能。 可以使用FPGA_editor检查可用路由。 Austin Lesea主要工程师Xilinx San Jose |
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b
是的，似乎没有连接fgrom全局变量到DSP磁贴中的CExx引脚（在FPGA编辑器中）。 如果有人有解决方法，请让我们看看。 Austin Lesea主要工程师Xilinx San Jose |
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blust写道：
为什么BUFG驱动DSP48E1的CE会出现问题？ 警告：LIT：683 - DSP48E1符号“Inst_control_loop / u_Subsystem11 / Mmult_Product1_mul_temp”具有一个或多个由BUFG / BUFH / BUFR驱动的CE引脚。 这可能导致不可路由的情况。 的确，路由器无法完成。 推荐解决方案 我有一组滤波器，乘法器（缩放块），基本时钟频率为66MHz，但采样率非常慢，为80kHz。 全局CE（采样率为80kHz）用于管道触发器和DSP模块。 赢得XP，ISE 13.2。 在我看来，每12.5欧姆断言一次（15 ns）的CE不需要在V6中的全局网络上。 这根本不是快速的，因为CE与66 MHz时钟同步，所以你不必担心偏斜。 ----------------------------是的，我这样做是为了谋生。 |
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请注意这是一个警告。
我们通常不建议使用BUFG驱动非时钟引脚，但在某些使用全局布线资源进行高扇出网络（如复位或时钟使能）的设计可能有助于释放一般的布线资源并满足时序要求。 在某些器件系列中，这可能确实是一种不可预测的情况，但对于Virtex6，从BUFG输出到DSP48 CE引脚的路径确实存在（参见下面的快照）。 因此可能还有其他因素导致您的设计无法解决。 blust写道： 为什么BUFG驱动DSP48E1的CE会出现问题？ 警告：LIT：683 - DSP48E1符号“Inst_control_loop / u_Subsystem11 / Mmult_Product1_mul_temp”具有一个或多个由BUFG / BUFH / BUFR驱动的CE引脚。 这可能导致不可路由的情况。 的确，路由器无法完成。 推荐解决方案 我有一组滤波器，乘法器（缩放块），基本时钟频率为66MHz，但采样率非常慢，为80kHz。 全局CE（采样率为80kHz）用于管道触发器和DSP模块。 赢得XP，ISE 13.2。 干杯，吉姆 |
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设计中有哪些滤镜？
它们是FIR滤波器吗？ 如果是的话，你使用FIR编译器吗？ 我问的原因是FIR编译器将利用更高的时钟速率vs. 采样率如此相同，DSP48将针对不同的抽头进行时间复用。 在这种情况下，输入采样的时钟使能不会驱动DSP48模块的时钟使能。 blust写道： 为什么BUFG驱动DSP48E1的CE会出现问题？ 警告：LIT：683 - DSP48E1符号“Inst_control_loop / u_Subsystem11 / Mmult_Product1_mul_temp”具有一个或多个由BUFG / BUFH / BUFR驱动的CE引脚。 这可能导致不可路由的情况。 的确，路由器无法完成。 推荐解决方案 我有一组滤波器，乘法器（缩放块），基本时钟频率为66MHz，但采样率非常慢，为80kHz。 全局CE（采样率为80kHz）用于管道触发器和DSP模块。 赢得XP，ISE 13.2。 干杯，吉姆 |
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它们是IIR滤波器，使用Matlab的Simulink HDL Coder产品编码。
它们具有非常特定的频率/相位关系，因此转向FIR并不会成功，而不会对整体设计进行重大修改。 感谢您的投入。 |
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只有小组成员才能发言，加入小组>>
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