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我正在尝试在结构中使用GTE时钟。
根据架构指南,这就是BUFG_GT的用途。 但是对于Vivado 2014.1,当我这样做时: 电线wClk156; IBUFDS_GTE3 mIBufDS(.I(iClkP),. IB(iClkN),. O(wClk156),. CEB(1'b0),. ORIV2()); 电线woClk156; BUFG_GT mBuf(.I(wClk156),. O(woClk156),. CE(1'b1),。DIV(3'b000),. CLR(1'b0),. CLRMASK(1'b0),. CEMASK( 1'b0)); 我收到此错误: 取消路由类型1:站点引脚未到达互连结构 类型1:GTHE3_COMMON.MGTREFCLK0-> BUFG_GT_SYNC.CLK_IN ----- Num Open网:1 -----代表网:Net [12] mClk / wClk156 ----- GTHE3_COMMON_X1Y5.MGTREFCLK0 - > BUFG_GT_SYNC_X0Y88.CLK_IN - ----驱动程序术语:mClk / mIBufDS / O加载项[294]:mClk / BUFG_GT_SYNC / CLK驱动程序引脚在5跳内未到达互连结构。 5英尺内的负载引脚未到达互连结构引脚在距离驱动器GTHE3_CHANNEL_X1Y22.MGTREFCLK0的5跳内到达引脚上的网络:GTHE3_CHANNEL_X1Y23.MGTREFCLK0引脚上的网络: ... 类型2:GTHE3_COMMON.MGTREFCLK0-> BUFG_GT.CLK_IN ----- Num Open网:1 -----代表网:Net [12] mClk / wClk156 ----- GTHE3_COMMON_X1Y5.MGTREFCLK0 - > BUFG_GT_X0Y192.CLK_IN - ----驱动程序术语:mClk / mIBufDS / O负载项[295]:mClk / mBuf / I驱动程序引脚在5跳内没有到达互连结构。 从引脚GTHE3_CHANNEL_X1Y22.MGTREFCLK0上的引脚到达5个引脚的引脚:GTHE3_CHANNEL_X1Y23.MGTREFCLK0引脚上的网络: ... XDC文件具有: set_property PACKAGE_PIN U8 [get_ports iClkP] set_property PACKAGE_PIN U7 [get_ports iClkN] 而这部分是axcku075-ffva1517-2-e-es1 谢谢, 丹尼尔 |
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8个回答
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嗨丹尼尔,你的配置应该是可行的。
我想这些工具在找到这些缓冲区的理想放置位置方面做得不好。可以尝试将这些原语LOC设置到设备中的相应站点,看看这是否有助于解决问题?如果可能,请 分享测试用例重现问题。克里希纳 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题,请“接受为解决方案”。给予您认为有用的帖子。 |
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请尝试使用ODIV2输出。
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这是一个测试用例。
找到BUFG_GT和IBUFDS_GTE3没有帮助。 打开实现的设计我可以看到在IBUFDS_GTE3和BUFG_GT之间放置了一个BUFG_GT_SYNC。 所以我尝试在我的Verilog中对BUFG_GT_SYNC进行实例化,然后找到它。 这也失败了。 当我打开设计图形并放大BUFG_GT和_SYNC时,就像消息所说的那样,IBUFDS_GTE3的时钟输出实现无法找到路径。 在这个设计中几乎没有任何东西,所以希望它很容易找到并修复。 问候, 丹尼尔 test_ultra_clock.xpr.zip 550 KB |
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为什么不能使用ODIV输出?IBUFDS_GT3的O输出无法连接到BUFG_GT。
出于建模原因,BUFG_GT由Vivadointo分为BUFG_GT_SYNC和BUFG_GT。 但这不会影响任何BUFG_GT功能。 O输出只能驱动GT_CHANNELs / COMMON中的GT REFclocks,其时钟输出可以驱动BUFG_GT。 |
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ODIV2是频率的一半,与O不同相。
编辑:上述情况适用于7系列。 我在Ultra中看到你可以设置一个属性来指示应该用于ODIV2的未分割输出。 O和ODIV2的相位关系是什么? 谢谢, 丹尼尔 |
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您可以通过输出多路复用器和REFCLK_HROW_CK_SEL选择O输出也直接转到ODIV(不带%2)。
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只有小组成员才能发言,加入小组>>
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