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电子发烧友论坛|
大家好，
我有一个小的Vivado项目，想要修复整个设计的路由。 然后，我想将某些单元移动到FPGA架构的其他区域，同时保留剩余的布线。 我想知道如何通过Vivado实现这一目标？ 谢谢 以上来自于谷歌翻译 以下为原文 Hello all, I have a small Vivado project and want to fix the routing for the entire design. I then want to move certain cells to other regions of the FPGA fabric, while preserving the remaining routing. I am wondering how this can be accomplished with Vivado? Thanks 
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我应该注意到我已经尝试修复每个网络的路由，这会生成FIXED_ROUTE，BEL和LOC约束。
此外，我确保在这样做时修复称重传感器引脚。 但是，如果没有驱动程序，我会收到严重警告。 谢谢 以上来自于谷歌翻译 以下为原文 I should note that I have tried fixing the routing for each net, which generates a FIXED_ROUTE, BEL, and LOC constraints. Additionally, I make certain to fix the load cell pins when doing so. However, I receive a critical warning when doing so that there is no driver. Thanks |
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嗨@rfuller
您可以使用增量编译流程。 https://www.xilinx.com/support/answers/57853.html 有关详细信息，请参阅https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug904-vivado-implementation.pdf的第90页。 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi @rfuller You can use incremental compile flow. https://www.xilinx.com/support/answers/57853.html Refer to page 90 of https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug904-vivado-implementation.pdf for details. Thanks,Vijay -------------------------------------------------------------------------------------------- Please mark the post as an answer "Accept as solution" in case it helped resolve your query. Give kudos in case a post in case it guided to the solution. |
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@rfuller你试过route_design，再次移动cell和route_design吗？
route_design做了一个rip＆amp; 仅针对更改重新路由。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 @rfuller have you tried route_design, move cell and route_design again? route_design does a rip & re-route only for changes. - Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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Vijayak和Muzaffer，
谢谢您的回复。 一旦我做了route_design，有没有办法验证路由没有改变？ 例如，Vivado生成的文件是否包含可读格式的完整路由信息？ 谢谢 瑞安 以上来自于谷歌翻译 以下为原文 Vijayak and Muzaffer, Thank you for your replies. Is there any way to verify the routing has not changed once I do a route_design? For example, is there a file generated by Vivado that contains the complete routing information in a readable format? Thanks Ryan |
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为了生成路由列表，我使用了以下TCL命令：
set fp [open w] set all_nets [get_nets -hierarchical] puts $ fp“$ all_nets”close $ fp set fp [open w] set all_route [get_property ROUTE [get_nets -hierarchical]] put $ fp“$ all_route”close $ fp 我希望这会将所有网络列表和路由信息写入两个单独的文件。 然后我将文本文件拉入Matlab并将它们与其他版本的文件进行比较。 我的问题是，这实际上是否会生成所有网络的路由列表？ 谢谢 以上来自于谷歌翻译 以下为原文 In order to generate a routing list, I used the following TCL commands: set fp [open set all_nets [get_nets -hierarchical] puts $fp "$all_nets" close $fp set fp [open set all_route [get_property ROUTE [get_nets -hierarchical]] puts $fp "$all_route" close $fp I am hoping this will write a list of ALL nets and routing information to two separate files. I then pull the text files into Matlab and compare them to files for other versions. My question is, will this actually generate a list of the routes for ALL nets? Thanks |
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嗨@ vijayak，
谢谢你的建议。 使用增量编译流程以及以下TCL命令，我能够修复所有网络的路由，除了那些连接到正在移动的单元格的网络： lock_design -level routing 我还可以通过重用报告以及TCL脚本确认路由没有改变 - 除了移动的单元格。 再次感谢。 瑞安 以上来自于谷歌翻译 以下为原文 Hi @vijayak, Thank you for your suggestion. Using the incremental compile flow, as well as the following TCL command I was able to fix routing for all nets except those attached to the cells being moved: lock_design -level routing I could also confirm with the reuse report, as well as TCL scripts, that the routing had not changed--except for the cells that were moved. Thanks again. Ryan |
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